全文摘要
本实用新型提供一种半导体器件。该半导体器件具备：第一介电质层，其沉积在半导体衬底上；第二介电质层，其沉积在所述第一介电质层上；接触孔，分别对所述第一介电质层和所述第二介电质层进行蚀刻而形成，具有高深宽比，且具有垂直轮廓或者正面轮廓；第一金属层，其沉积在所述接触孔中；阻挡层，其形成在沉积了所述第一金属层的所述接触孔的上方；以及第二金属层，其沉积在所述阻挡层上。
主设计要求
1.一种半导体器件，其特征在于，具备：第一介电质层，其沉积在半导体衬底上；第二介电质层，其沉积在所述第一介电质层上；接触孔，分别对所述第一介电质层和所述第二介电质层进行蚀刻而形成，与所述衬底连接，具有高深宽比，且具有垂直轮廓或者正面轮廓；第一金属层，其沉积在所述接触孔中；阻挡层，其形成在沉积了所述第一金属层的所述接触孔的上方；以及第二金属层，其沉积在所述阻挡层上。
设计方案
1.一种半导体器件，其特征在于，具备：
第一介电质层，其沉积在半导体衬底上；
第二介电质层，其沉积在所述第一介电质层上；
接触孔，分别对所述第一介电质层和所述第二介电质层进行蚀刻而形成，与所述衬底连接，具有高深宽比，且具有垂直轮廓或者正面轮廓；
第一金属层，其沉积在所述接触孔中；
阻挡层，其形成在沉积了所述第一金属层的所述接触孔的上方；以及
第二金属层，其沉积在所述阻挡层上。
2.根据权利要求1所述的半导体器件，其特征在于，还具备：
第三介电质层，其沉积在所述第二介电质层上，
所述第三介电质层具有对该所述第三介电质层进行蚀刻而形成的凹槽，所述凹槽的底部与所述接触孔连通，
所述阻挡层沉积在所述凹槽内槽壁。
3.根据权利要求2所述的半导体器件，其特征在于，
所述第一介电质层在高压、低射频功率且中等氧气流量的条件下沉积在所述半导体衬底上，
所述第二介电质层在低压、高射频功率且低氧气流量的条件下沉积在所述第一介电质层上。
4.根据权利要求3所述的半导体器件，其特征在于，
所述第一介电质层和所述第二介电质层具有不同的湿蚀刻速率比。
5.根据权利要求4所述的半导体器件，其特征在于，
所述第一介电质层的湿蚀刻速率比为2.8以上；
所述第二介电质层的湿蚀刻速率比为2.6以下。
6.根据权利要求1至5的任一项所述的半导体器件，其特征在于，
形成所述第一金属层的金属为钨，
形成所述阻挡层的金属为钽，
形成所述第二金属层的金属为铜。
7.根据权利要求6所述的半导体器件，其特征在于，
所述阻挡层在交流偏置功率低的条件下形成，且厚度为200A。
8.根据权利要求6所述的半导体器件，其特征在于，
所述接触孔的深宽比大于10。
9.根据权利要求1所述的半导体器件，其特征在于，
所述第二介电质层在对沉积在半导体衬底上的第一介电质层进行化学机械研磨后沉积。
10.根据权利要求8所述的半导体器件，其特征在于，
所述接触孔内有接缝。
设计说明书
技术领域
本实用新型涉及半导体制造领域，尤其涉及一种具有高深宽比的接触孔的金属互连的半导体器件。
背景技术
随着半导体制造技术的飞速发展，半导体产品的集成度越来越高，互连结构的制造面临的挑战越来越大。因为单位面积内的组件数量不断增加，原有的平面布线已经不能满足要求而只能采用多层布线技术，在各层布线之间大量利用接触孔等互连结构进行电连接，以进一步提高器件的集成密度，但多层布线结构中，接触孔的深宽比(Aspect Ratio)越来越大，用现有的物理溅射(PVD)方法或化学气相沉积(CVD)方法往这种高深宽比的接触孔内填充金属越来越难，而且用现有的方法填充的接触孔极容易出现较大接缝(Seam)，较大接缝可能会在后续进行的铜工艺中导致铜迁移(Migration)，进而导致存储器芯片的可靠性问题。因此，减小接缝的大小进而消除接缝在存储器工艺上是重要的项目。
在高深宽比的接触孔中产生接缝的原因大致有两个，第一个是接触孔本身的弯曲(bowing)导致的接缝，第二个是在填充金属时顶部悬垂(Top Overhang)导致的接缝。
当前，具有高深宽比的接触孔上的铜迁移是影响半导体器件可靠性的主要原因。为了解决这个问题，在进行金属沉积时进行沉积-蚀刻-沉积(DED，Dep-Etch-Dep)，或者在低温(Low Temperature)条件下进行沉积而减小接缝大小。但生产工艺复杂，生产设备利用率低，耗费大，所以本实用新型导入几种结构，即使在使用现有金属沉积方法的情况下，也能制造出可靠性高的互连结构。
实用新型内容
实用新型要解决的课题
鉴于以上所述现有技术的缺点，本实用新型的目的在于提供一种能够改善因接缝(在高深宽比接触孔中用钨填充间隙时产生)而导致上层即铜布线的可靠性不良等问题的半导体器件。
用于解决问题的方案
为实现上述目的及其他相关目的，本实用新型提供一种半导体器件，其特征在于，具备：
第一介电质层，其沉积在半导体衬底上；
第二介电质层，其沉积在所述第一介电质层上；
接触孔，分别对所述第一介电质层和所述第二介电质层进行蚀刻而形成，与所述衬底连接，具有高深宽比，且具有垂直轮廓或者正面轮廓；
第一金属层，其沉积在所述接触孔中；
阻挡层，其形成在沉积了所述第一金属层的所述接触孔的上方；以及
第二金属层，其沉积在所述阻挡层上。
优选地，在所述半导体器件中，还具备：
第三介电质层，其沉积在所述第二介电质层上，
所述第三介电质层具有对该第三介电质层进行蚀刻而形成的凹槽，所述凹槽的底部与所述接触孔连通，
所述阻挡层沉积在所述凹槽上。
优选地，在所述半导体器件中，
所述第一介电质层在高压、低射频功率且中等氧气流量的条件下沉积在所述半导体衬底上，
所述第二介电质层在低压、高射频功率且低氧气流量的条件下沉积在所述第一介电质层上。
优选地，在所述半导体器件中，
所述第一介电质层和所述第二介电质层具有不同的湿蚀刻速率比。
优选地，在所述半导体器件中，
所述第一介电质层的湿蚀刻速率比为2.8以上；
所述第二介电质层的湿蚀刻速率比为2.6以下。
优选地，在所述半导体器件中，
形成所述第一金属层的金属为钨，
形成所述阻挡层的金属为钽，
形成所述第二金属层的金属为铜。
优选地，在所述半导体器件中，
所述阻挡层在交流偏置功率低的条件下形成，且厚度为200A。
优选地，在所述半导体器件中，
所述接触孔的深宽比大于10。
优选地，在所述半导体器件中，
所述第二介电质层在对沉积在半导体衬底上的第一介电质层进行化学机械研磨后沉积。
实用新型效果
如上所述，在本实用新型的半导体器件中，通过第一介电质层与第二介电质层具有不同的湿蚀刻速率比，对第一介电质层和第二介电质层进行蚀刻而形成具有垂直轮廓或者正面轮廓的接触孔，从而能够减小接缝的大小以及改变接缝的位置，进而能够防止铜迁移。
并且，在本实用新型的半导体器件中，在比以往的交流偏置功率低的条件下，形成厚度更厚的阻挡层，通过增加铜阻挡金属层的厚度，能够进一步防止铜迁移。
附图说明
图1是表示现有技术中由接缝引起铜迁移的示意图。
图2是表示本实施例的半导体器件的截面结构示意图。
图3是表示本实施例的半导体器件的截面结构示意图。
图4是表示本实施例的半导体器件的截面结构示意图。
图5是表示本实施例的半导体器件的截面结构示意图。
图6是表示本实施例的半导体器件的截面结构示意图。
其中，附图标记说明如下：
11 介电质层
21 第一介电质层
22 第二介电质层
13、23 接缝
14、24 钨沉积层
15、25 钽阻挡层
16、26 铜沉积层
17 铜空隙
18 铜迁移部分
H1、H2 钽阻挡层厚度
具体实施方式
以下参照附图对本说明书所揭示的实施例进行详细的说明，在此，与附图标记无关的对相同或类似的结构要素赋予相同的参照标记，并将省去对其重复的说明。在以下说明中使用的针对结构要素的接尾词“部件”及“部”仅是考虑到便于说明书的撰写而被赋予或混用，其自身并不带有相互划分的含义或作用。并且，在对本实用新型揭示的实施例进行说明的过程中，如果判断为对于相关的公知技术的具体说明会导致混淆本说明书所揭示的实施例的技术思想，则将省去对其详细的说明。并且，所附的附图仅是为了容易理解本说明书所揭示的实施例，不应由所附的附图来限定本实用新型所揭示的技术思想，而是应当涵盖了本实用新型的思想及技术范围中所包括的所有变更、均等物乃至替代物。
第一、第二等包含序数的术语可以用于说明多种结构要素，但是所述结构要素并不由所述术语所限定。所述术语仅是用于将一个结构要素与其它结构要素划分的目的来使用。
如果提及到某个结构要素“连接”或“接触”于另一结构要素，其可以能是直接连接于或接触于另一结构要素，但也可以被理解为是他们中间存在有其它结构要素。反之，如果提及到某个结构要素“直接连接”或“直接接触”于另一结构要素，则应当被理解为是他们之间不存在有其它结构要素。
除非在上下文明确表示有另行的含义，单数的表达方式应包括复数的表达方式。
在本申请中，“包括”或“具有”等术语仅是为了指定说明书上记载的特征、数字、步骤、动作、结构要素、部件或其组合的存在，而并不意在排除一个或其以上的其它特征或数字、步骤、动作、结构要素、部件或其组合的存在或添加的可能性。
首先，参照图1说明现有技术中存在的问题。
图1是表示现有技术中由接缝引起铜迁移的示意图。
如图1所示，在现有技术中，在半导体衬底上一次沉积介电质层11，再对所述介电质层11进行一次蚀刻，从而形成具有高深宽比的接触孔。在所述接触孔中形成钨沉积层14，在形成了所述钨沉积层14的所述接触孔的上方形成钽阻挡层15，在所述钽阻挡层15上形成铜沉积层16。
并且，在上述处理中，在高压、低射频功率条件且高氧气流量的条件下，沉积所述介电质层11。
并且，在通过对所述介电质层11进行一次蚀刻而形成的接触孔中，其孔径随着离所述介电质层11的底面越远则越小，呈梯形状。
并且，在所述接触孔中形成钨沉积层14时，一般通过氢气还原出六氟化钨中的钨以形成钨沉积层14。氢气还原六氟化钨的过程是比较剧烈的，尤其在接触孔的深宽比高，且在介电质层11中形成的接触孔的孔径，随着离介电质层11的底面越远则越小的情况下，在接触孔的上方的氢气和六氟化钨快速反应形成的钨膜越容易将所述接触孔的口封住使得气体分子无法再进入所述接触孔内而导致最终填充的接触孔中形成越大的接缝13，并且该接缝13的位置比较靠上。
并且，以往，在交流偏置功率较高的120W的条件下，在形成了钨沉积层14的接触孔的上方形成厚度H1为150A的钽阻挡层15。
如上所述，因为在接触孔中形成了较大的接缝13，并且该接缝13的位置比较靠上，所以后续工艺中在钽阻挡层15上沉积铜金属层16时，会有一部分铜通过厚度H1薄的钽阻挡层15而迁移到下面的接触孔的接缝13中(参照图1中的铜迁移部分18)，从而导致在铜金属层16上产生铜空隙17，进而导致铜布线的可靠性不良。
图2是表示本实施例的半导体器件的截面结构示意图。
如图2所示，本实施例的半导体器件至少具备：第一介电质层21，其沉积在半导体衬底上；第二介电质层22，其沉积在所述第一介电质层21上；接触孔，分别对所述第一介电质层21和所述第二介电质层22进行蚀刻而形成，具有高深宽比且具有垂直轮廓或者正面轮廓；第一金属层24，其沉积在所述接触孔中，并且，在该半导体器件中，形成有接缝23。
作为示例，在半导体衬底上除了沉积所述第一介电质层21之外，一般还形成有其他结构，比如有源层等等。本实施例对与本实用新型的技术方案没有关联的其他结构的制造过程不予展开。
作为示例，在本实施例中，以接触孔为例子，但也可以是通孔。并且，接触孔的深宽比大于10，但不限于此。
并且，在上述处理中，在高压、低射频功率且中等氧气流量的条件下，沉积所述第一介电质层21。也就是说，在与以往相比，压力和射频功率保持不变，但降低氧气流量的条件下，沉积所述第一介电质层21。并且，在低压、高射频功率且低氧气流量的条件下，在所述第一介电质层21上沉积所述第二介电质层22。也就是说，在与以往相比，降低压力，且提高射频功率，并进一步降低氧气流量的条件下，在所述第一介电质层21上沉积所述第二介电质层22。并且，所述第一介电质层21和所述第二介电质层22具有不同的湿蚀刻速率比。
在本实施例中，所述第二介电质层22的湿蚀刻速率比可以低于所述第一介电质层21的湿蚀刻速率比，且所述第一介电质层21的湿蚀刻速率比低于所述介电质层11的湿蚀刻速率比，所述第二介电质层22的湿蚀刻速率比也低于所述介电质层11的湿蚀刻速率比。
作为示例，在本实施例中，所述第一介电质层21的湿蚀刻速率比可以为2.8以上，所述第二介电质层22的湿蚀刻速率比可以为2.6以下，但并不限定于此。
由此，如图2所示，在通过分别对所述第一介电质层21和第二介电质层22进行蚀刻而形成的接触孔中，在第二介电质层22中形成的接触孔可以具有垂直轮廓或者正面轮廓。垂直轮廓是指，接触孔的两个侧壁大致平行的轮廓，也就是说，接触孔的两个侧壁相对于所述第一介电质层21与第二介电质层22的接触面大致垂直的轮廓。正面轮廓是指，在第二介电质层22中形成的接触孔的孔径，随着离所述第一介电质层21越远则越大的轮廓。
在本实施例中，由于在通过分别对所述第一介电质层21和第二介电质层22进行蚀刻而形成的接触孔中，在第二介电质层22中形成的接触孔具有垂直轮廓或者正面轮廓，与以往一次沉积介电质层11且对介电质层11进行一次蚀刻而形成的接触孔相比，接触孔的上部的孔径变大。因此，在接触孔的上部的氢气和六氟化钨快速反应形成的钨沉积膜不会轻易将所述接触孔的开口封住，气体分子能够充分进入所述接触孔内，从而能够减小接缝23的大小以及接缝23的位置向下移动。
也就是说，在本实施例的半导体器件中，与图1的现有技术中的半导体器件相比，在接触孔中形成的接缝23的大小(与接缝13相比)减小，并且，接缝23的位置(与接缝13的位置相比)向下移动。
由于在接触孔中形成的接缝23的大小减小，并且，接缝23的位置向下移动，所以后续工艺中在钽阻挡层25上沉积铜金属层26时，防止了铜通过钽阻挡层25而迁移到下面的接触孔的接缝23中，进而防止了铜布线的可靠性不良。
图3是表示本实施例的半导体器件的截面结构示意图。
如图3所示，本实施例的半导体器件还具备沉积在第二介电质22上的第三介电质层22’。形成该第三介电质层22’的目的在于形成将在后述的钽阻挡层。
图4是表示本实施例的半导体器件的截面结构示意图。
如图4所示，在本实施例的半导体器件中，对所述第三介电质层22’进行蚀刻而形成凹槽，该凹槽的底部与接触孔连通。
图5是表示本实施例的半导体器件的截面结构示意图。
如图5所示，本实施例的半导体器件还具备沉积在凹槽上的钽阻挡层25。
在本实施例的半导体器件中，在交流偏置功率较低的80W的条件下，形成厚度H2为200A的钽阻挡层25。
也就是说，在与以往相比，降低交流偏置功率的条件下，增加钽阻挡层25的厚度H2(与厚度H1相比)。这里，交流偏置功率为80W以及厚度H2为200A仅仅是一个例子，并不限定于此。只要是能够增加钽阻挡层25底部的厚度即可。
虽然在增加钽阻挡层25的厚度时会增大电阻，但在可靠性方面存在改善余地。并且，由于通常通过物理气相沉积PVD方式形成钽阻挡层25，所以会减少将在后续工艺中在其上方沉积的铜的体积(大致减少5％)，并且，在EDR(Electrical Design Rule；电气设计规则)方面也不会有较大变动。
如上所述，在本实用新型的半导体器件中，在比以往的交流偏置功率低的条件下，形成厚度更厚的阻挡层，通过增加铜阻挡金属层的厚度，能够进一步防止铜迁移。
图6是表示本实施例的半导体器件的截面结构示意图。
如图6所示，本实施例的半导体器件还具备形成在钽阻挡层25上的铜沉积层26。
由于如上所述，在本实施例的半导体器件中，接缝23的大小减小以及接缝23的位置向下移动，并且，作为铜阻挡金属层的钽阻挡层25的厚度增加，所以能够防止铜沉积层26中的铜向接触孔迁移，改善了由在高深宽比接触孔中用钨填充间隙时产生的接缝所导致的上层即铜布线的可靠性不良等问题。
需要说明的是，所述第二介电质层22在对沉积在半导体衬底上的第一介电质层21进行化学机械研磨后沉积，具体研磨的程度依所需制得的结构不同而不同。比如，通过化学机械研磨去除所述第一介电质层上表面的不平整部分即可。
本实施例的半导体器件尤其适合高深宽比的接触孔，比如深宽比大于10的接触孔，因为在通过对第一介电质层21和第二介电质层22进行蚀刻而形成的高深宽比的接触孔中，在第二介电质层22中形成的接触孔具有垂直轮廓或者正面轮廓，与以往相比，接触孔的上方的开口变大。因此，在接触孔的上方的氢气和六氟化钨快速反应形成的钨沉积膜不会轻易将接触孔的开口封住，气体分子能够充分进入接触孔内，从而能够减小接缝23的大小以及接缝23的位置向下移动，由此，能够改善由在高深宽比接触孔中用钨填充间隙时产生的接缝所导致的上层即铜布线的可靠性不良等问题。
综上所述，在本实施例的半导体器件中，通过第一介电质层与第二介电质层具有不同的湿蚀刻速率比，对第一介电质层和第二介电质层进行蚀刻而形成具有垂直轮廓或者正面轮廓的接触孔，从而能够减小接缝的大小以及改变接缝的位置，进而能够防止铜迁移。
并且，在本实施例的半导体器件中，在比以往的交流偏置功率低的条件下，形成厚度更厚的阻挡层，通过增加铜阻挡金属层的厚度，能够进一步防止铜迁移。
所以，本实用新型有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本实用新型的原理及其功效，而非用于限制本实用新型。任何熟悉此技术的人士皆可在不违背本实用新型的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本实用新型所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本实用新型的权利要求所涵盖。
设计图
相关信息详情
申请码:申请号:CN201920076070.3
申请日:2019-01-16
公开号:公开日:国家:CN
国家/省市:34(安徽)
授权编号:CN209544340U
授权时间:20191025
主分类号:H01L 23/538
专利分类号:H01L23/538;H01L21/768
范畴分类:38F;
申请人:长鑫存储技术有限公司
第一申请人:长鑫存储技术有限公司
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第一发明人:不公告发明人
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