导读:本文包含了扫描链论文开题报告文献综述、选题提纲参考文献，主要关键词:测试,算法,向量,哈达,余弦,旁路,正弦。
扫描链论文文献综述写法
周甜[1]（2019）在《NoC封装扫描链设计及嵌入式内核测试规划研究》一文中研究指出片上网络(Network-on-Chip,NoC)是在片上系统(System-on-Chip,SoC)上借鉴计算机网络技术,采用分布式资源节点模式,并使用分组交换和路由进行通信,提供了良好的并行通信和处理能力。NoC从体系结构上很好地解决了SoC总线架构带来的许多问题,是下一代大规模集成电路发展的趋势。但随着集成在NoC上的IP(Intellectual Property)核数量的剧增,相应功能也就变得复杂多样,使得对NoC的测试遭遇前所未有的挑战,研究有效的测试技术和优化方法就迫在眉睫。本文针对NoC测试问题的相关技术和方法开展研究,主要从测试规划和封装扫描链设计两方面进行研究,其内容和成果如下:首先,如何实现多约束条件下测试时间优化是目前片上网络测试中亟待解决的问题。文章提出一种基于正弦余弦算法(Sine-cosine algorithm,SCA)的NoC测试规划优化方法。采用专用测试访问机制(Test access mechanism,TAM)的并行测试方法,在满足功耗、引脚约束的条件下,建立测试规划模型,对NoC进行测试。通过群体围绕最优解进行正弦、余弦的波动,以及多个随机算子和自适应变量进行寻优,达到最小化测试时间的目的。在ITC’02测试基准电路上进行对比实验,结果表明相比粒子群算法(PSO)、多宇宙算法(MVO)能够获得更短的测试时间。其次,针对IP核的测试时间与测试封装扫描链存在直接关系,为了最小化测试时间,文章提出一种基于混沌蜻蜓算法(CDA)的嵌入式核测试封装扫描链设计方法。由于封装扫描链设计(WSCD)问题是非连续的,利用整数编码改善了蜻蜓算法(DA),使其适合于WSCD问题。为了增加种群多样性,防止陷入局部最优,将混沌策略引入DA。此外,将涉及特定知识的修复操作符添加到DA中。由于它是一种群体智能的方法,改进的DA有望有效地解决NP难问题。实验结果与ITC’02测试基准电路相比,显示了CDA与其他算法相比的优越性。(本文来源于《桂林电子科技大学》期刊2019-06-02）
王文煊[2]（2017）在《基于并行扫描链的延迟型PUF设计及其应用研究》一文中研究指出集成电路(ICs)已广泛应用于工业生产和人们的日常生活。IC的非法复制与非法传播问题也日趋严重。伪造的芯片不仅给芯片设计者带来了巨额的经济损失,而且,当一些敏感芯片流落到黑客手中时,一个国家的安全将面临巨大威胁。如何有效保护芯片设计者的知识产权(IP)是我们必须解决的问题。作为IC的一个安全要素,物理不可克隆函数(PUF)已被广泛应用。PUF函数将器件特征参数(如在制造过程中基本物理局限引起的阈值电压Vth和沟道长度Leff)的随机变化转换为电路级参数(例如电流和延迟),从而生成一组独特的随机数据,称作激励-响应对(CRPs)。通过输入相同的激励,PUF结构可以生成独特的响应,该响应可以用作芯片独一无二的密钥。现有的PUF按照实现原理可以分为存储型PUF和延迟型PUF。存储型PUF主要由两个逻辑稳定但状态不同的逻辑单元构成,在上电或复位时会它们会通过竞争达到一种稳定状态。存储型PUF主要包括静态随机存储器(SRAM)PUF和蝴蝶PUF。但由于设计单元参数的不完全对称,存储型PUF往往会出现某些响应信号明显偏向1或0的特点,这会降低PUF的随机性。延迟型PUF基于相同信号在对称路径中分别传输时的延迟不同而实现。延迟型PUF主要以仲裁PUF和环形振荡器PUF为代表。现有的大部分延迟型PUF设计都独立于原有设计实现。这样不仅会增加电路设计的开销,而且独立的PUF结构易被攻击者发现。本文提出一种复用并行扫描链结构实现的延迟型PUF设计方案。该方案中,同一输入信号同时输入并行扫描链的的两个对称的扫描单元,输出信号的快慢通过对称的SR锁存器进行鉴别,最终的结果将生成1位PUF响应。两个扫描单元分别位于两条子扫描链上的对应位置,扫描单元的输入信号需与扫描单元原始存储信号相反,这样,扫描单元输出信号会产生一个从‘0’到‘1’或从‘1’到‘0’的信号跳变。通过比较两个信号跳变发生的先后,得到1比特PUF响应。方案引入对称的SR锁存器作为仲裁器,用于比较信号到达的先后。对称的或非型SR锁存器和对称的与非型SR锁存器分别用于检测‘0’到‘1’信号跳变和‘1’到‘0’信号跳变的快慢。与现有的基于单扫描链的PUF设计方案相比,该基于并行扫描链的PUF设计方案避免了引入高频时钟电路设计,同时因为复用了电路原有设计,降低了PUF设计引入的面积开销。该PUF设计方案已在XILINX Virtex-5(V5)FPGA板上实现。V5中的1个SLICE资源可用于实现1个PUF比特生成电路。128比特PUF共需要128个SLICE,即64个CLB(一个CLB包含两个SLICE)。实验中共获取了100组PUF响应,基于这些实验数据可计算出该PUF的独特性达到49.86%(理想情况50%);经美国国家标准与技术研究院提供的NIST随机性检测分析,该PUF设计具有高于97%的随机性(理想情况100%)。而在不同环境条件下,比如温度或电压变化的情况下,PUF的可靠性均大于90%(理想情况100%)。目前的大多数集成电路都引入了扫描链设计以提高电路的可测试性,从而提高后端制造测试的效率。但是,扫描链本身是一把双刃剑。攻击者可以借由扫描链来获取加密芯片的内部机密信息。在典型的扫描旁路攻击中,正常工作模式下,攻击者给加密芯片输入一些恶意明文,加密芯片执行加密操作从而得到加密中间结果,加密芯片随后被切换到测试模式下,扫描链输出加密中间结果,而后,攻击者可以通过分析加密中间结果逆推密钥。人们通常采取“锁和钥匙”的机制来抵御扫描旁路攻击。该机制给扫描链设计加了“锁”设计,在使用扫描链进行测试之前,用户必须输入正确的钥匙,解锁扫描链。如果钥匙错误,那么扫描链输出的数据就是混淆的数据。在该“锁和钥匙”机制中,钥匙的安全存储是需要考虑的问题之一。另一方面,如果同一批芯片共享同一解锁钥匙,那么一旦一个芯片的钥匙被破解了,一批芯片都不安全了。因此,有必要实现“一块芯片一把钥匙”的机制。如果用硬件设计来实现钥匙,那么每块芯片都要有不同的掩膜设计,这就造成了流片的高成本。如何保护正确的钥匙信息,如何为每块芯片分配一个独一无二的钥匙,是基于“锁和钥匙”机制的安全扫描链设计中急需解决的问题。此外,芯片在出厂前,总是需要经过制造商的测试,如果解锁扫描链的钥匙总是需要先发给制造商以便测试,那就造成了钥匙外泄的风险。如何防止钥匙信息外泄而又保证制造商可以进行正常测试,也是需要解决的问题。为了解决上述问题,本文提出了一种新的安全扫描设计方案。该方案中,PUF电路用于为每块芯片生成独特的钥匙。在芯片生产出来之后,扫描链设计并未上锁,制造商可以使用扫描链来进行正常测试。之后,芯片交由设计人员,PUF被激活用于为每块芯片生成独特的钥匙,PUF的响应信息将通过熔丝-反熔丝结构被固化在电路设计中,这样,即使环境(如温度、电压等)发生变化,基于PUF的钥匙信息也将保持不变,从而克服了PUF可靠性不足的问题。加锁设计通过在并行扫描链的一些特定扫描单元附近插入异或门实现。这些异或门的输入由引入的移位寄存器(SR)来控制。当用户向SR中输入正确的钥匙信息,扫描链上解锁,可以正常工作。否则,错误的密钥将导致扫描单元的输出被随机混淆。基于PUF的钥匙不能从设计中直接获取,它只能由芯片设计者在输入特定的测试向量时,通过观察输出响应与原始正确输出响应的不同,实现PUF钥匙的逆推。该安全设计方案,使用PUF实现了为每块芯片生成独特的钥匙;由于PUF设计复用原有设计的并行扫描链实现,因而引入的开销低。PUF钥匙信息只有芯片设计人员才可以提取,芯片的制造厂商无法获取,从而不能泄露钥匙。由于安全设计而引入的额外设计只是由简单的逻辑门组成,可以通过内建自检(BIST)进行测试。安全设计不会影响原始设计正常操作和原始设计可测试性。另外,该安全扫描设计方案还可以保护加密芯片抵御所有已知的扫描旁路攻击,如穷举性攻击、试错法攻击、TMOSA攻击等。而该安全扫描设计引起的额外开销不足1%。在本文的工作中,提出了通过复用并行扫描链实现PUF设计的方案,并实现了将这种PUF设计引入安全扫描设计中,为每块芯片提供一把独特的钥匙,该安全设计在安全性和设计开销方面都有明显的优势。在未来的工作中,将探索将PUF设计加入IC主动计量方案中,为每块芯片提供一个独特的密钥。在这项工作中,如何保证PUF产生的密钥的稳定性,以及如何保证生产厂商违规多生产的芯片不能正常工作将是未来工作的重点。(本文来源于《哈尔滨工业大学》期刊2017-12-01）
陈冬明[3]（2017）在《密钥隔离安全扫描链电路设计与实现》一文中研究指出随着通信技术与互联网技术的发展,信息化已经成为社会发展的必然趋势,网络成为人们日常生活的必需工具,信息安全问题随之出现。针对这个问题,加密芯片等硬件加密技术应用到通信设备中,而芯片中插入的扫描链成为黑客进行旁路攻击的后门,窃取芯片中的重要数据。因此,现代通信技术中的加密芯片需要一种安全扫描测试技术,即能保证芯片可测试性,又能保证信息安全。本文针对AES(Advanced Encryption Standard)加密芯片安全扫描测试需求,基于现有的安全扫描测试方法,提出一种“密钥隔离安全扫描链”技术。具体实现为:首先将与加密密钥相关的中间值寄存器R与其它寄存器分开,单独插入一条扫描链,并将其部分扫描寄存器用安全扫描寄存器替换,得到中间值寄存器R的扫描链,称为安全扫描链;其次,将安全扫描链与密钥生成电路隔离,增加密钥隔离控制电路控制密钥是否加载。该技术电路实现包括叁个部分:安全扫描链电路、密钥隔离器电路、控制器电路。其中,密钥隔离器电路将扫描链电路与密钥生成器电路隔离,控制器电路使能密钥隔离器电路加载密钥,密钥隔离器电路和控制器电路组成了密钥隔离控制电路。功能模式下,密钥加载到加密运算电路进行正常加密;测试模式下,分为无密钥测试和有密钥测试两种模式:无密钥测试模式,密钥被密钥隔离器电路隔离,不加载到加密电路中;有密钥测试模式下,用户输入正确的测试密码,得到授权后密钥加载到加密电路中,更完整地测试芯片。本文提出的“密钥隔离安全扫描链”技术基于AES加密芯片,采用标准数字电路设计流程。根据查阅的参考文献及业界经验,以解析安全扫描链结构的难度和破解密钥隔离控制器测试密码的复杂度作为两项安全性指标,分别为C128N,2k。取N=64,k=6时,实验结果是:上述指标为C64128和26,AES加密芯片被破解的概率为1/(C64128*26),即1/(1.6*1039),优于同等条件下的其它方法,另外,面积增加为0.58%。证明本技术的可行性。(本文来源于《南京邮电大学》期刊2017-10-26）
黄贵林,吴其林[4]（2017）在《基于多扫描链的测试集二维矩阵合并方法》一文中研究指出随着集成电路设计制造水平的提升,电路的集成度也在不断提高,电路测试所需数据量也在不断增长,为解决自动测试设备(ATE)存在的一些新的挑战,提出了基于多扫描链的测试集二维矩阵合并方法,复用片上网络(NoC)架构,广播目标测试集,提高了测试可访问性.实验表明,与同类方案相比,该方案的合并压缩率提高了3.6%,且矩阵分离电路简单.(本文来源于《赤峰学院学报(自然科学版)》期刊2017年19期）
王林,魏敬和,周昱,于宗光,王乔[5]（2017）在《一种基于扫描链的硬件木马检测新方法》一文中研究指出本文提出了一种基于动态电流-静态电流(Iddt-Iddq)的检测方法,在电路设计阶段插入扫描链进行分区设计相结合的硬件木马检测技术,选用Can总线控制器电路作为实验电路,在电路设计阶段将电路分区并插入扫描链,然后进行流片,选用源表、专用PCB测试板、Can总线收发器搭建测试平台进行芯片实测,实测结果表明,这种检测方法可以大幅减小工艺漂移的影响并且提高硬件木马检测分辨率.(本文来源于《微电子学与计算机》期刊2017年08期）
殷超[6]（2017）在《面向多扫描链的变换压缩方法的应用与研究》一文中研究指出随着电子制造业技术的不断进步,集成电路的规模和复杂度日益增加,功能也越来越多。这在给人们的生活带来很多便利的同时,却使得集成电路的测试工作变得越来越复杂。集成电路复杂度的不断提高导致了可能引发的故障数目越来越多,为了确保较高的故障覆盖率,测试数据量也会大量增加。庞大的测试数据量存储在自动测试仪(Automatic Test Equipment,ATE)上,不仅带来了十分昂贵的硬件存储代价,还会导致测试时间较长。测试数据压缩旨在减少测试数据量,降低测试功耗以及缩短测试应用时间。本文对测试激励压缩方法进行了研究,在变换拆分方法的基础上,主要有以下两方面的工作:(1)提出了一种使用主分量共享的哈达玛变换压缩方法。该方法将变换压缩应用到多扫描链测试环境中,对原测试向量按照多扫描链重组后形成的小测试集单独进行哈达玛矩阵变换,采用“残分量集最少1”的原则把小测试集拆分成小的主分量集和残分量集。利用原测试集位流间存在一定的电路相关性,得出同组扫描切片对应的可选主分量集之间具备很大程度的相交特性。使用贪婪算法选出若干共享度最高的主分量,根据共享度对这些主分量进行选择哈夫曼编码,进而有效地压缩了主分量集。由于采用的哈达玛矩阵规模更小,减少了残分量集中1的个数,提高了残分量集的压缩率。实验结果表明,主分量共享的参与率高达75.91%,平均测试数据压缩率达到了 70.47%。(2)提出了 一种利用变换拆分和位反转提高压缩率的测试数据压缩方法。该方法基本思想是提高测试向量的相容性,通过变换和位反转两种方法使测试向量向广播向量靠近。变换使用的主分量以残分量集最少不相容位为原则,在很大程度上提高了残分量集中测试向量的相容性。然后在不改变测试集故障覆盖率的前提下,使用位反转对残分量集中的不相容位采取逐位尝试性翻转。最后将不相容位的位置信息采用位置地图编码,并使用FDR编码压缩。实验结果表明,通过哈达玛变换和位反转两种方法,能够平均减少66.19%的不相容位,平均测试数据压缩率提高到76.82%。(本文来源于《湖南大学》期刊2017-05-10）
欧阳晴昊[7]（2017）在《基于扫描链的SoC可测性设计及故障诊断技术研究》一文中研究指出随着集成电路的发展,工艺界制造水平日新月异,取得了长足进步,但是集成电路设计水平却跟不上飞速发展的制造工艺水平,这个“剪刀差”极大地制约了集成电路产业的进一步发展。因此片上系统(SoC,System on Chip)设计理念随之提出,即采用模块化设计思路,复用已有成熟的知识产权核(IP,Intellectual Property)。其极高的开发效率较短的产品面市时间使之成为集成电路设计主流,SoC芯片也被广泛应用到现代电子产品当中。但是SoC芯片的特点也带来了可测性设计和诊断方面的挑战,众多IP核的内嵌大大增加了测试和诊断难度。IP核种类繁多意味着测试所需手段的多样化;IP核内嵌意味着无法通过外部端口对其进行直接访问与控制,这便需要额外插入测试逻辑来提高电路的可控可观性能,增加了硬件开销;SoC芯片规模庞大、电路复杂则给故障诊断带来了极大挑战。为此,本文从以下几个方面开展SoC关键技术研究。1.面向SoC,设计并实现了集成压缩扫描链/逻辑内建自测试的混合电路:首先对集成扫描设计与逻辑内建自测试(Logic Build-in Self Test,LBIST)的可测性电路技术进行了研究,从高可靠性、硬件开销、测试向量生成时间和机台存储容量四个方面分析两者集成的必要性,基于EDA工具从两者结构上分析集成的可行性。面向实际SoC设计,设计并实现了混合压缩扫描链/逻辑内建自测试的设计流程,从工程实际证明该混合结构能正确完成扫描测试和逻辑内建自测试,并应用于机台测试。该技术能有效降低硬件开销、测试向量生成时间和机台存储空间。2.提出了一种SoC芯片内嵌IP核的扫描测试结构:对SoC芯片内嵌IP核的扫描测试结构进行研究;扫描测试长链结构方案上分析了 IP核扫描短链并长链原则。扫描压缩结构方案上从微观和宏观方面进行改进;微观方面,先进行IP核内同时钟域下短链串长链措施,以减少进压缩逻辑的扫描链数,降低压缩逻辑复杂性;宏观方面,增加IP核旁路机制,用单寄存器链来旁路IP核内扫描链以达到“欺骗”自动测试向量产生工具使向量生成过程顺利进行,该改进措施增加了测试方法多样性。综合考虑长链结构和压缩结构的优缺点,通过整合两套测试机制进一步改进扫描测试结构,使之可以进行叁种模式测试:IP单独测试,IP旁路测试,并行测试,极大地增加了测试灵活性。最后针对仿真过程出现的问题,进行测试结构再改进,借鉴IEEE1500标准,插入一个简化的隔离结构,用于增强IP核端口的可控可观测性,同时减少IP测试验证迭代流程。3.基于扫描链的SoC芯片硅后实速故障诊断技术研究;本文提出了一种基于带压缩扫描链的多IP核实速故障诊断方法,并借助mentor diagnose工具和一款流片后的芯片实现了诊断流程,验证了该方法对于故障诊断定位的有效性。通过故障定位可以加速机台测试过程的收敛,同时分析芯片频率电压shmoo图,对临界值附近的故障诊断定位、隔离检验,可以为后续系列芯片频率提升起指导作用。(本文来源于《湖南大学》期刊2017-05-10）
张培明,商进,李晓龙[8]（2017）在《基于扫描链修改的低功耗测试方案》一文中研究指出芯片测试过程中存在的高功耗问题是制约芯片测试发展的难题,针对此问题,提出一种新的低功耗测试方法。该方法通过插入异或门,将扫描链中的部分D触发器用T触发器代替,同时采用遗传算法对测试结构进行修改和测试向量重排序,为了保证故障覆盖率和故障仿真的正确性,对测试数据进行转换,从而降低由于节点电压跳变所导致的电平翻转次数,达到降低测试功耗的目的。根据部分ISCSAS 89基准电路的实验结果表明:该方法符合预期目标,平均功耗相对于未采用该方法前降低51.26%。(本文来源于《黑龙江工程学院学报》期刊2017年02期）
刘广东,石国帅,徐浩然[9]（2017）在《双核SoC芯片扫描链测试设计与实现》一文中研究指出针对芯片生产过程中可能引入短路和断路等制造缺陷的问题,实现了基于扫描链测试的双核SoC芯片可测性设计电路;根据双核SoC中DSP硬核、CPU软核特点采用不同的扫描链设计方案:利用DSP硬核中已有扫描链结构,将DSP测试端口复用到芯片顶层端口,在CPU软核和其它硬件逻辑中插入新的扫描链电路;扫描链测试支持固定型故障测试和时延相关故障测试;针对时延故障测试,设计了片上时钟控制电路,利用PLL输出高速时钟脉冲进行实速测试;采用自动测试向量生成工具产生测试向量,结果表明,芯片固定型故障的测试覆盖率可以达到97.6%,时延故障测试覆盖率可以达到84.9%,满足芯片测试覆盖率要求。(本文来源于《计算机测量与控制》期刊2017年04期）
朱侠[10]（2017）在《“绑定中测试”影响下的3D芯片扫描链优化设计》一文中研究指出随着工艺技术水平的不断提升,单个芯片上集成的器件单元数量急剧增加,芯片面积不断增大。单元间连线的增长既影响工作速度又占用大量面积,严重影响集成电路集成度和速度的进一步提高。于是,叁维(Three Dimensional,3D)集成技术应运而生。叁维集成电路通过硅通孔实现垂直方向上的互连,能够有效地减少芯片面积、提高封装密度、改善芯片的工作速度、降低芯片功耗和延时。但随着芯片复杂度的增加,制造成本、测试问题、故障概率、热量引起的可靠性等一系列问题变得异常突出。在这众多问题中,如何缩短3D芯片的测试时间以降低成本,重要性日益凸显,已经成为了研究的热点。本文主要的目的是通过对3D芯片扫描链的优化设计来降低测试时间。主要贡献和创新点如下:1.对故障覆盖率影响下的单次“绑定中测试”并行测试技术进行研究。为减少3D芯片“绑定中测试”的测试时间,降低测试成本,本文以裸片迭裸片(Die-to-Die)的堆迭方式为例,以“绑定中测试”阶段的3D半成品芯片为被测对象。在TAM宽度的限制下,考虑各个芯核故障覆盖率的不同要求,研究故障覆盖率对多扫描链均衡设计的影响,进而提出了基于贪心策略的“绑定中测试”并行测试区间优化算法,综合考虑故障覆盖率和扫描链长度这两个因素,缩短单次“绑定中测试”的测试时间,降低测试成本。在ITC′02 So C基准电路上的实验结果表明,本章方法比只单纯考虑均衡扫描链长度的方法最高降低了29.76%的测试时间。2.提出了基于芯核分层布图的3D芯片扫描链协同优化设计。利用基于芯核分层布图的改进模拟退火算法实现对3D芯片中芯核的布图设计,使得每一层电路中的芯核密度尽可能的均匀。在对3D芯片中的芯核进行合理化布图设计的基础上,利用扫描链分配算法实现“绑定中测试”复用“绑定前测试”扫描链的方式,协同优化3D芯片的总测试时间,降低电路的硬件开销。在ITC′02 So C基准电路上的实验结果表明,本章方法在TSV数量的约束下,测试时间和电路的硬件开销分别最高降低了27.26%和89.70%,且各层芯核布图更加均匀。(本文来源于《合肥工业大学》期刊2017-04-01）
扫描链论文开题报告范文
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
集成电路(ICs)已广泛应用于工业生产和人们的日常生活。IC的非法复制与非法传播问题也日趋严重。伪造的芯片不仅给芯片设计者带来了巨额的经济损失,而且,当一些敏感芯片流落到黑客手中时,一个国家的安全将面临巨大威胁。如何有效保护芯片设计者的知识产权(IP)是我们必须解决的问题。作为IC的一个安全要素,物理不可克隆函数(PUF)已被广泛应用。PUF函数将器件特征参数(如在制造过程中基本物理局限引起的阈值电压Vth和沟道长度Leff)的随机变化转换为电路级参数(例如电流和延迟),从而生成一组独特的随机数据,称作激励-响应对(CRPs)。通过输入相同的激励,PUF结构可以生成独特的响应,该响应可以用作芯片独一无二的密钥。现有的PUF按照实现原理可以分为存储型PUF和延迟型PUF。存储型PUF主要由两个逻辑稳定但状态不同的逻辑单元构成,在上电或复位时会它们会通过竞争达到一种稳定状态。存储型PUF主要包括静态随机存储器(SRAM)PUF和蝴蝶PUF。但由于设计单元参数的不完全对称,存储型PUF往往会出现某些响应信号明显偏向1或0的特点,这会降低PUF的随机性。延迟型PUF基于相同信号在对称路径中分别传输时的延迟不同而实现。延迟型PUF主要以仲裁PUF和环形振荡器PUF为代表。现有的大部分延迟型PUF设计都独立于原有设计实现。这样不仅会增加电路设计的开销,而且独立的PUF结构易被攻击者发现。本文提出一种复用并行扫描链结构实现的延迟型PUF设计方案。该方案中,同一输入信号同时输入并行扫描链的的两个对称的扫描单元,输出信号的快慢通过对称的SR锁存器进行鉴别,最终的结果将生成1位PUF响应。两个扫描单元分别位于两条子扫描链上的对应位置,扫描单元的输入信号需与扫描单元原始存储信号相反,这样,扫描单元输出信号会产生一个从‘0’到‘1’或从‘1’到‘0’的信号跳变。通过比较两个信号跳变发生的先后,得到1比特PUF响应。方案引入对称的SR锁存器作为仲裁器,用于比较信号到达的先后。对称的或非型SR锁存器和对称的与非型SR锁存器分别用于检测‘0’到‘1’信号跳变和‘1’到‘0’信号跳变的快慢。与现有的基于单扫描链的PUF设计方案相比,该基于并行扫描链的PUF设计方案避免了引入高频时钟电路设计,同时因为复用了电路原有设计,降低了PUF设计引入的面积开销。该PUF设计方案已在XILINX Virtex-5(V5)FPGA板上实现。V5中的1个SLICE资源可用于实现1个PUF比特生成电路。128比特PUF共需要128个SLICE,即64个CLB(一个CLB包含两个SLICE)。实验中共获取了100组PUF响应,基于这些实验数据可计算出该PUF的独特性达到49.86%(理想情况50%);经美国国家标准与技术研究院提供的NIST随机性检测分析,该PUF设计具有高于97%的随机性(理想情况100%)。而在不同环境条件下,比如温度或电压变化的情况下,PUF的可靠性均大于90%(理想情况100%)。目前的大多数集成电路都引入了扫描链设计以提高电路的可测试性,从而提高后端制造测试的效率。但是,扫描链本身是一把双刃剑。攻击者可以借由扫描链来获取加密芯片的内部机密信息。在典型的扫描旁路攻击中,正常工作模式下,攻击者给加密芯片输入一些恶意明文,加密芯片执行加密操作从而得到加密中间结果,加密芯片随后被切换到测试模式下,扫描链输出加密中间结果,而后,攻击者可以通过分析加密中间结果逆推密钥。人们通常采取“锁和钥匙”的机制来抵御扫描旁路攻击。该机制给扫描链设计加了“锁”设计,在使用扫描链进行测试之前,用户必须输入正确的钥匙,解锁扫描链。如果钥匙错误,那么扫描链输出的数据就是混淆的数据。在该“锁和钥匙”机制中,钥匙的安全存储是需要考虑的问题之一。另一方面,如果同一批芯片共享同一解锁钥匙,那么一旦一个芯片的钥匙被破解了,一批芯片都不安全了。因此,有必要实现“一块芯片一把钥匙”的机制。如果用硬件设计来实现钥匙,那么每块芯片都要有不同的掩膜设计,这就造成了流片的高成本。如何保护正确的钥匙信息,如何为每块芯片分配一个独一无二的钥匙,是基于“锁和钥匙”机制的安全扫描链设计中急需解决的问题。此外,芯片在出厂前,总是需要经过制造商的测试,如果解锁扫描链的钥匙总是需要先发给制造商以便测试,那就造成了钥匙外泄的风险。如何防止钥匙信息外泄而又保证制造商可以进行正常测试,也是需要解决的问题。为了解决上述问题,本文提出了一种新的安全扫描设计方案。该方案中,PUF电路用于为每块芯片生成独特的钥匙。在芯片生产出来之后,扫描链设计并未上锁,制造商可以使用扫描链来进行正常测试。之后,芯片交由设计人员,PUF被激活用于为每块芯片生成独特的钥匙,PUF的响应信息将通过熔丝-反熔丝结构被固化在电路设计中,这样,即使环境(如温度、电压等)发生变化,基于PUF的钥匙信息也将保持不变,从而克服了PUF可靠性不足的问题。加锁设计通过在并行扫描链的一些特定扫描单元附近插入异或门实现。这些异或门的输入由引入的移位寄存器(SR)来控制。当用户向SR中输入正确的钥匙信息,扫描链上解锁,可以正常工作。否则,错误的密钥将导致扫描单元的输出被随机混淆。基于PUF的钥匙不能从设计中直接获取,它只能由芯片设计者在输入特定的测试向量时,通过观察输出响应与原始正确输出响应的不同,实现PUF钥匙的逆推。该安全设计方案,使用PUF实现了为每块芯片生成独特的钥匙;由于PUF设计复用原有设计的并行扫描链实现,因而引入的开销低。PUF钥匙信息只有芯片设计人员才可以提取,芯片的制造厂商无法获取,从而不能泄露钥匙。由于安全设计而引入的额外设计只是由简单的逻辑门组成,可以通过内建自检(BIST)进行测试。安全设计不会影响原始设计正常操作和原始设计可测试性。另外,该安全扫描设计方案还可以保护加密芯片抵御所有已知的扫描旁路攻击,如穷举性攻击、试错法攻击、TMOSA攻击等。而该安全扫描设计引起的额外开销不足1%。在本文的工作中,提出了通过复用并行扫描链实现PUF设计的方案,并实现了将这种PUF设计引入安全扫描设计中,为每块芯片提供一把独特的钥匙,该安全设计在安全性和设计开销方面都有明显的优势。在未来的工作中,将探索将PUF设计加入IC主动计量方案中,为每块芯片提供一个独特的密钥。在这项工作中,如何保证PUF产生的密钥的稳定性,以及如何保证生产厂商违规多生产的芯片不能正常工作将是未来工作的重点。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
扫描链论文参考文献
[1].周甜.NoC封装扫描链设计及嵌入式内核测试规划研究[D].桂林电子科技大学.2019
[2].王文煊.基于并行扫描链的延迟型PUF设计及其应用研究[D].哈尔滨工业大学.2017
[3].陈冬明.密钥隔离安全扫描链电路设计与实现[D].南京邮电大学.2017
[4].黄贵林,吴其林.基于多扫描链的测试集二维矩阵合并方法[J].赤峰学院学报(自然科学版).2017
[5].王林,魏敬和,周昱,于宗光,王乔.一种基于扫描链的硬件木马检测新方法[J].微电子学与计算机.2017
[6].殷超.面向多扫描链的变换压缩方法的应用与研究[D].湖南大学.2017
[7].欧阳晴昊.基于扫描链的SoC可测性设计及故障诊断技术研究[D].湖南大学.2017
[8].张培明,商进,李晓龙.基于扫描链修改的低功耗测试方案[J].黑龙江工程学院学报.2017
[9].刘广东,石国帅,徐浩然.双核SoC芯片扫描链测试设计与实现[J].计算机测量与控制.2017
[10].朱侠.“绑定中测试”影响下的3D芯片扫描链优化设计[D].合肥工业大学.2017