导读:本文包含了除法器论文开题报告文献综述、选题提纲参考文献，主要关键词:法器,浮点,算法,整数,除法,可编程,门阵列。
除法器论文文献综述写法
范好好,何军[1]（2017）在《基于上下逼近算法的整数除法器设计与评估》一文中研究指出对现有整数除法算法进行分析,发现目前常用的算法,在处理高基数除法时,会面临初始准备数据过多,且迭代负载过大的问题。本文通过采用保留上下两套部分余数的方式,减少了运算初始数据准备,并减轻了迭代过程中的数据负载,有利于优化迭代周期延迟。该算法在基8时,面积与迭代周期延迟均比常用的整数除法算法减小10%左右,取得明显的效果。(本文来源于《第二十一届计算机工程与工艺年会暨第七届微处理器技术论坛论文集》期刊2017-08-17）
钟强,刘鹏飞,刘宝军,胡宗进,秦绪栋[2]（2016）在《基于FPGA的浮点除法器的研究与实现》一文中研究指出文章针对现场可编程门阵列(FPGA)器件的某些芯片不支持浮点除法运算的情况,设计出一种输出为32位的单精度浮点数的除法器。文章利用已有的整数除法器的IP核(IP Core)进行改进,大大的降低了程序设计的复杂性,并且保证了可靠性。通过Model Sim仿真软件,证明我们设计的算法结果正确,完全满足要求。(本文来源于《中国集成电路》期刊2016年09期）
庞勇[3]（2015）在《一种基于Verilog的大整数除法器的实现》一文中研究指出随着计算机网络和现代信息技术的蓬勃发展,大整数的除法作为一项基本运算在各种场合扮演着越来越重要的作用。在物理学、生物学和化学等学科的许多研究中,都离不开大整数的除法运算。而在信息安全领域,众多加解密技术如RSA、ECC、DSA以及ElGamal等公钥密码算法更是以大整数的运算为基础的,而大整数的除法运算正是大整数运算的重要组成部分之一,因此,如何快速完成大整数的除法运算,对这些加解密算法起着至关重要的作用。尽管在很多场合下,研究人员更多的是采用C语言或者C++来实现大整数的各项运算算法,但是由于这些加密算法都会运用到芯片的加密程序中,因此大整数除法的硬件实现就显得格外重要了。由于在众多硬件描述语言中,Verilog HDL语言效率高,灵活性强,而且最为常用,因此本文目标是以Verilog HDL语言为基础,实现位宽达到2048位的被除数对除数进行相除的大整数除法器。本文首先对包括除法在内的大整数的运算的重要性及意义做了简明扼要的阐述,并且对从大整数除法得到重视以来科学家们对其的研究与实现所做的大量工作做了一定的介绍。然后对大整数的存储方法以及表示方法进行了说明,接着分析了大整数的加法、减法以及乘法的算法思想及实现思路,并且对常见的几种大整数的除法算法尽行了分析和比较之后,确定使用估商试除法的思想来最终完成大整数除法器的设计。对于估商试除法来说,最关键的一步就是估商的过程,因为对商的估计越准确,后续对商的纠正工作就会越简单,否则,修正商就会浪费大量的时间与空间。因此在对商的估计与修正中,采用了唐纳德.克努特于六十年代提出的估商算法,这个算法可以使估商的误差不大于2,使得整个除法的运算量得到大大简化。本文花了最大篇幅对大整数除法器的实现过程进行了详细的介绍。在确定了采用克努特估商算法联合试除法的思想来设计除法器之后,本文首先明确了整个除法的运算过程和步骤,并以此为基础设计了除法器的主体架构。然后根据大整数除法器的主体架构对各个模块进行了划分,并最终完成设计和验证工作。本文所设计的大整数除法器可以完成被除数位宽为2048位甚至位数更高的大整数的除法运算,另外,由于将大整数转换为2~(64)进制数,使得除法器的运算效率大大提升。(本文来源于《西安电子科技大学》期刊2015-12-01）
苑佳红,隋兵才,王玉姣,张民选[4]（2015）在《基于SRT-16算法的单精度浮点除法器的设计与实现》一文中研究指出本文基于SRT-16算法设计和实现一个浮点除法器,可以进行单精度浮点数的除法和开方运算,且可得到满足IEEE754精度要求的商值和部分余数值。本文浮点数值的尾数处理相对于传统SRT算法浮点除法器做了较大的改进。首先,在算法上将SRT-16算法与恢复余数算法思想结合,限制商值的范围在[0,15],避免商值为负值时的转化处理;其次,将部分余数的计算设计成冗余形式,以提高运算速度,根据部分余数的符号得出本次迭代的商值。相对传统SRT、算法使用查表法得到商值,可节省面积。在28nm标准单元库下,设定工作电压和温度为(0.9V,25℃),本设计综合后的面积是10106μm~2,延迟140ps。(本文来源于《第十九届计算机工程与工艺年会暨第五届微处理器技术论坛论文集》期刊2015-10-18）
苑佳红[5]（2015）在《基于SRT算法高性能除法器设计及性能改进》一文中研究指出在新工艺水平下,深入研究除法算法和设计结构,提升除法运算部件性能,进而促进微处理器整体性能提高十分必要。本文在此思想指导下,对整数除法运算和浮点除法运算分别进行研究,提出优化设计结构,并进行综合性能分析,具体内容如下所述。首先基于SRT-16算法设计和实现一个整数除法器,可以进行64位和32位的有符号整数除法运算。根据商值位数n=log2的关系式,可知当SRT算法基数值r=16时,每次迭代可以得到四位商值,极大加快了除法运算速度。并在28nm的工艺条件下,设置综合的电压和温度是(0.9v,25℃),对整数除法器进行综合,得到整数除法器综合后的面积是39079μ8)2,延时为490ps。最后对比SRT-4算法实现的整数除法黄金模型的性能,在不考虑面积因素,仅考虑延时、功耗对性能的影响下,本文设计的整数除法器性能提高约27%。其次基于SRT-8算法和SRT-16算法分别设计和实现一个浮点除法器。浮点数值的尾数处理相对于传统SRT算法浮点除法器做了较大的改进。首先,在算法上将SRT-算法与数字循环算法中的恢复余数算法思想结合,限制商值在非负值范围内,避免商值为负数时的规格化处理;其次,将部分余数的计算设置为全商值范围内的并行运算,并采用进位保留加法器以提高运算速度,根据部分余数的符号选择本次迭代的商值。在电压和温度为(0.9v,25℃),28nm工艺条件下,分别对两个浮点除法器进行综合。SRT-8算法浮点除法器综合后的面积是13379μ8)2,延时471ps;SRT-16算法的浮点除法器综合后面积是23951μ8)2,延时是517ps,分别与SRT-4算法实现的同结构浮点除法器进行对比,基数8浮点除法器和基数16浮点除法器的延时分别优化19%和29%。最后在上文提出的基于SRT-16算法的浮点除法器的基础上设计和实现共享结构浮点除法器,可以同时进行四组单精度浮点数据的除法或开方的迭代运算。数据组的优先级设置原则是时间为先,越早进入除法器的数据组优先级越高。然后设计商值范围查找表和尾数处理共享结构。因为尾数处理部分为共享结构,各数据组商值范围重合会引起竞争,此时需要根据数据组的优先级来处理竞争,优先级高,则优先计算。最后,对共享结构浮点除法器和SRT-16算法浮点除法器在处理同样数量、同样类型的随机数据时间进行考察,共享结构浮点除法器的单组数据平均运算时钟周期数是4.12,SRT-16浮点除法器平均运算时钟周期数是10.23,达到了在增加合理的硬件开销时,提高除法器利用率和吞吐率的目标。(本文来源于《国防科学技术大学》期刊2015-10-01）
杨立成,张东红,詹思维,钱军琪[6]（2015）在《不恢复余数法的改进——预比较法除法器的FPGA实现》一文中研究指出针对经典的不恢复余数法这一除法器算法讨论了其原理以及FPGA的实现方式并提出了一种改进方法——预比较法,用此算法实现的逻辑电路可在Xilinx的Spartan 6系列FPGA中运行到264MHz,仅占用75个slice,两项数据均优于不恢复余数法,并且比不恢复余数法减少了一个时钟周期延时,更有利于流水线的实现。所以,预比较法在FPGA实现中要优于不恢复余数法。(本文来源于《工业控制计算机》期刊2015年07期）
何婷婷,彭元喜,雷元武[7]（2015）在《基于Goldschmidt算法的高性能双精度浮点除法器设计》一文中研究指出针对双精度浮点除法通常运算过程复杂、延时较大这一问题,提出一种基于Goldschmidt算法设计支持IEEE-754标准的高性能双精度浮点除法器方法。首先,分析Goldschmidt算法运算除法的过程以及迭代运算产生的误差;然后,提出了控制误差的方法;其次,采用了较节约面积的双查找表法确定迭代初值,迭代单元采用并行乘法器结构以提高迭代速度;最后,合理划分流水站,控制迭代过程使浮点除法可以流水执行,从而进一步提高除法器运算速率。实验结果表明,在40 nm工艺下,双精度浮点除法器采用14位迭代初值流水结构,其综合cell面积为84 902.261 8μm2,运行频率可达2.2 GHz;相比采用8位迭代初值流水结构运算速度提高了32.73%,面积增加了5.05%;计算一条双精度浮点除法的延迟为12个时钟周期,流水执行时,单条除法平均延迟为3个时钟周期,与其他处理器中基于SRT算法实现的双精度浮点除法器相比,数据吞吐率提高了3~7倍;与其他处理器中基于Goldschmidt算法实现的双精度浮点除法器相比,数据吞吐率提高了2~3倍。(本文来源于《计算机应用》期刊2015年07期）
崔鲁平,李光赫[8]（2015）在《改进的Goldschmidt双精度浮点除法器》一文中研究指出针对嵌入式处理器对面积要求极为苛刻的特点,提出了一种改进的基于Goldschmidt算法的双精度浮点除法器。改进的除法算法的计算过程分为两个阶段,第一阶段采用线性minimax多项式逼近算法得到一个具有15-bit精度的除数倒数的估计值。相比于minimax二次多项式逼近,一次多项式逼近会获得一个更小的查找表(LUT)以及在部分积累加过程中获得更少的计算量。在第二阶段,采用基于硬件复用的方法实现两次Goldschmidt迭代,使得两次Goldschmidt迭代仅仅使用一个乘法器和一个求补单元。最后,该设计采用Verilog HDL进行编码,并基于FPGA进行实现。通过与其他算法进行比较得知,改进的Goldschmidt除法器在性能不降低的情况下有较小的面积开销,满足嵌入式处理器的需求。(本文来源于《电子设计工程》期刊2015年03期）
李文彬,陈金鹰,王惟洁,任小强[9]（2014）在《基于FPGA的32位循环型除法器设计》一文中研究指出借助于硬件描述语言Verilog HDL语言和FPGA,提出了一种32位循环型除法器的实现方法。该除法器通过改善程序结构,优化了时序,提高了除法运算速度,克服了传统除法器"吃时钟"的弊端。且该除法器的移位、相减和比较操作都在一个程序下完成,无需模块划分,节约逻辑资源。该设计并顺利通过Quartus II编译、综合和仿真工具Modelsim的仿真,达到了预期的结果。(本文来源于《物联网技术》期刊2014年11期）
王帆,陈涛,张刚[10]（2014）在《基于珠算原理设计64位除法器及FPGA实现》一文中研究指出随着数字信号处理的迅猛发展,除法器在计算机和芯片技术发展中受到越来越高的重视。秉承古代数学的操作模型原理,在FPGA平台上设计了一种高性能的64位除法器,将珠算过程的"一列"对应为四位二进制数,利用珠算归除法一次计算可产生四位二进制商,大幅降低关键路径延时。该设计将珠算归除法口诀通过元件例化成五个模块:商位数模块、初商模块、退商模块、撞归模块和补商模块,根据归除原理控制状态机选择模块进行计算。经ISE软件仿真及Xilinx Virtex-2P开发板验证表明,64位珠算除法器的最大工作频率为184 MHz,平均运算仅需0.347 8μs。这适合于对计算能力和速度有较高要求的FPGA设计应用。(本文来源于《科学技术与工程》期刊2014年26期）
除法器论文开题报告范文
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
文章针对现场可编程门阵列(FPGA)器件的某些芯片不支持浮点除法运算的情况,设计出一种输出为32位的单精度浮点数的除法器。文章利用已有的整数除法器的IP核(IP Core)进行改进,大大的降低了程序设计的复杂性,并且保证了可靠性。通过Model Sim仿真软件,证明我们设计的算法结果正确,完全满足要求。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
除法器论文参考文献
[1].范好好,何军.基于上下逼近算法的整数除法器设计与评估[C].第二十一届计算机工程与工艺年会暨第七届微处理器技术论坛论文集.2017
[2].钟强,刘鹏飞,刘宝军,胡宗进,秦绪栋.基于FPGA的浮点除法器的研究与实现[J].中国集成电路.2016
[3].庞勇.一种基于Verilog的大整数除法器的实现[D].西安电子科技大学.2015
[4].苑佳红,隋兵才,王玉姣,张民选.基于SRT-16算法的单精度浮点除法器的设计与实现[C].第十九届计算机工程与工艺年会暨第五届微处理器技术论坛论文集.2015
[5].苑佳红.基于SRT算法高性能除法器设计及性能改进[D].国防科学技术大学.2015
[6].杨立成,张东红,詹思维,钱军琪.不恢复余数法的改进——预比较法除法器的FPGA实现[J].工业控制计算机.2015
[7].何婷婷,彭元喜,雷元武.基于Goldschmidt算法的高性能双精度浮点除法器设计[J].计算机应用.2015
[8].崔鲁平,李光赫.改进的Goldschmidt双精度浮点除法器[J].电子设计工程.2015
[9].李文彬,陈金鹰,王惟洁,任小强.基于FPGA的32位循环型除法器设计[J].物联网技术.2014
[10].王帆,陈涛,张刚.基于珠算原理设计64位除法器及FPGA实现[J].科学技术与工程.2014