全文摘要
本实用新型涉及一种相位模可变的DDS电路，包括：频率字累加器，第一减法器，第一比较器以及第一选择器；其中，所述频率字累加器还包括频率字加法器以及第一寄存器，所述频率字加法器以及第一减法器的输出端均连接所述第一选择器的输入端，所述第一比较器的输出端连接所述第一选择器的控制端，所述第一选择器的输出端连接所述第一寄存器的输入端，所述第一寄存器的输出端连接所述频率字加法器、第一减法器以及第一比较器的输入端。本实用新型中的相位模可变的DDS电路不仅频率控制字FreqWord是可变的，还增加了可变的相位模Module，在确定所需输出的频率后，频率控制字FreqWord和相位模Module大小的变化共同影响相位的输出，以使输出的相位更加稳定。
主设计要求
1.一种相位模可变的DDS电路，其特征在于，包括：频率字累加器，第一减法器，第一比较器以及第一选择器；其中，所述频率字累加器还包括频率字加法器以及第一寄存器，所述频率字加法器以及第一减法器的输出端均连接所述第一选择器的输入端，所述第一比较器的输出端连接所述第一选择器的控制端，所述第一选择器的输出端连接所述第一寄存器的输入端，所述第一寄存器的输出端连接所述频率字加法器、第一减法器以及第一比较器的输入端。
设计方案
1.一种相位模可变的DDS电路，其特征在于，包括：频率字累加器，第一减法器，第一比较器以及第一选择器；其中，所述频率字累加器还包括频率字加法器以及第一寄存器，所述频率字加法器以及第一减法器的输出端均连接所述第一选择器的输入端，所述第一比较器的输出端连接所述第一选择器的控制端，所述第一选择器的输出端连接所述第一寄存器的输入端，所述第一寄存器的输出端连接所述频率字加法器、第一减法器以及第一比较器的输入端。
2.根据权利要求1所述的相位模可变的DDS电路，其特征在于，所述频率字加法器获取频率控制字以及第一寄存器输出的第一相位值，并计算所述频率控制字与第一相位值的和值；所述第一减法器获取相位模以及第一寄存器输出的第一相位值，并计算所述第一相位值与相位模的差值；所述第一比较器获取并比较相位模和所述第一寄存器输出的第一相位值的大小，所述相位模为所述频率字累加器累加的最大值。
3.根据权利要求2所述的相位模可变的DDS电路，其特征在于，当所述第一相位值大于相位模，则所述第一选择器选择输出所述第一减法器输出的第一相位值与相位模的差；当所述第一相位值小于相位模，则所述第一选择器选择输出所述频率字加法器输出的所述频率控制字与第一相位值的和值，所述第一寄存器获取所述第一选择器的输出并反馈至所述频率字加法器、第一减法器以及第一比较器。
4.根据权利要求1所述的相位模可变的DDS电路，其特征在于，还包括：相位加法器，第二寄存器，第二减法器，第二比较器，第二选择器以及第三寄存器，所述相位加法器的输入端连接所述第一寄存器的输出端，其输出端连接第二寄存器的输入端，所述第二寄存器的输出端分别连接第二减法器，第二比较器以及第二选择器的输入端，所述第二减法器的输出端连接所述第二选择器的输入端，所述第二比较器的输出端连接所述第二选择器的控制端，所述第二选择器的输出端连接所述第三寄存器的输入端。
5.根据权利要求4所述的相位模可变的DDS电路，其特征在于，所述相位加法器获取起始相位以及第一寄存器输出的第一相位值，用于计算所述起始相位与第一相位值的和值并输出至第二寄存器，由所述第二寄存器输出第二相位值；所述第二减法器获取相位模以及所述第二相位值，并计算所述第二相位值与相位模的差值；所述第二比较器获取相位模以及所述第二相位值，并比较所述相位模与第二相位值的大小，所述起始相位为所产生波形的初始相位。
6.根据权利要求4所述的相位模可变的DDS电路，其特征在于，所述第一寄存器、第二寄存器，以及第三寄存器均连接系统采样时钟。
7.根据权利要求1所述的相位模可变的DDS电路，其特征在于，还包括：计算单元，连接频率字累加器，用于根据公式：设计说明书
技术领域
本实用新型属于信号发生技术领域，具体涉及一种相位模可变的DDS电路。
背景技术
信号发生器是一种常见的信号源，广泛应用于电子电路、自动控制和科学实验等领域。目前，对于直接数字式频率合成器DDS(Direct Digital Synthesizer)类信号发生器，产生脉冲波的方法主要有两种：第一种是通过硬件电路进行调节，这种方法成本高，频率和边沿时间可变范围小；第二种是通过FPGA(复杂可编程逻辑阵列器件)数字方式产生。如图1所示，为现有技术中通过FPGA方式的DDS产生脉冲波的电路结构100，主要由频率累加器、相位累加器、相位幅值转化器、DAC以及滤波器LPF组成，其中，输出信号的频率取决于频率控制字，也就是说只有频率控制字是可变的，因此上述方式的问题在于脉冲波波形抖动过大、占用FPGA资源多，生成的相位也相对不稳定。
实用新型内容
针对上述问题，本实用新型的目的是提供一种相位模可变的DDS电路，解决现有技术中的DDS电路产生脉冲波时生成的相位不稳定以及脉冲波波形抖动过大的问题。
为实现上述目的，本实用新型采取以下技术方案：
本实用新型中的一种相位模可变的DDS电路，包括：频率字累加器，第一减法器，第一比较器以及第一选择器；其中，所述频率字累加器还包括频率字加法器以及第一寄存器，所述频率字加法器以及第一减法器均连接所述第一选择器的输入端，所述第一比较器的输出端连接所述第一选择器的控制端，所述第一选择器的输出端连接所述第一寄存器的输入端，所述第一寄存器的输出端连接所述频率字加法器、第一减法器以及第一比较器的输入端。
优选的，所述频率字加法器获取频率控制字以及第一寄存器输出的第一相位值，并计算所述频率控制字与第一相位值的和值；所述第一减法器获取相位模以及第一寄存器输出的第一相位值，并计算所述第一相位值与相位模的差值；所述第一比较器获取并比较相位模和所述第一寄存器输出的第一相位值的大小，所述相位模为所述频率字累加器累加的最大值。
优选的，当所述第一相位值大于相位模，则所述第一选择器选择输出所述第一减法器输出的第一相位值与相位模的差；当所述第一相位值小于相位模，则所述第一选择器选择输出所述频率字加法器输出的所述频率控制字与第一相位值的和值，所述第一寄存器获取所述第一选择器的输出并反馈至所述频率字加法器、第一减法器以及第一比较器。
优选的，还包括：相位加法器，第二寄存器，第二减法器，第二比较器，第二选择器以及第三寄存器，所述相位加法器的输入端连接所述第一寄存器的输出端，其输出端连接第二寄存器的输入端，所述第二寄存器的输出端分别连接第二减法器，第二比较器以及第二选择器的输入端，所述第二减法器的输出端连接所述第二选择器的输入端，所述第二比较器的输出端连接所述第二选择器的控制端，所述第二选择器的输出端连接所述第三寄存器的输入端。
优选的，所述相位加法器获取起始相位以及第一寄存器输出的第一相位值，用于计算所述起始相位与第一相位值的和值并输出至第二寄存器，由所述第二寄存器输出第二相位值；所述第二减法器获取相位模以及所述第二相位值，并计算所述第二相位值与相位模的差值；所述第二比较器获取相位模以及所述第二相位值，并比较所述相位模与第二相位值的大小，所述起始相位为所产生波形的初始相位。
优选的，所述第一寄存器、第二寄存器，以及第三寄存器均连接系统采样时钟。
优选的，还包括：计算单元，连接频率字累加器，用于根据公式：设计图
相关信息详情
申请码:申请号:CN201920023884.0
申请日:2019-01-08
公开号:公开日:国家:CN
国家/省市:44(广东)
授权编号:CN209345133U
授权时间:20190903
主分类号:H03L 7/18
专利分类号:H03L7/18
范畴分类:38J;
申请人:优利德科技(中国)股份有限公司
第一申请人:优利德科技(中国)股份有限公司
申请人地址:523808 广东省东莞市松山湖高新技术产业开发区工业北一路6号
发明人:孙乔;洪少林;吴忠良
第一发明人:孙乔
当前权利人:优利德科技(中国)股份有限公司
代理人:冯思婷
代理机构:44389
代理机构编号:东莞市兴邦知识产权代理事务所(特殊普通合伙)
优先权:关键词:当前状态:审核中
类型名称:外观设计