全文摘要
本实用新型提供一种栅极电压的振荡得到了抑制的半导体模块。在提供的半导体模块中，晶体管元件具备半导体基板、设置于半导体基板上的层间绝缘膜、以及设置于层间绝缘膜上的发射电极，半导体基板具有第一沟槽部以及至少一部分在正面露出并被第一沟槽部包围的第一导电型的浮置半导体区，层间绝缘膜具有用于将发射电极与浮置半导体区电连接的多个开口，晶体管元件具有10Ω以上的内置栅极电阻，半导体基板具有100μm以上且130μm以下的厚度，续流二极管元件具有SiC的肖特基势垒二极管。
主设计要求
1.一种半导体模块，其是具备晶体管元件和续流二极管元件的半导体模块，其特征在于，所述晶体管元件具备：半导体基板；层间绝缘膜，其设置于所述半导体基板上；以及发射电极，其设置于所述层间绝缘膜上，所述半导体基板具有：第一沟槽部，其从所述半导体基板的正面设置到预定的深度，并且在俯视所述半导体基板时包括长边部分和短边部分；以及第一导电型的浮置半导体区，其至少一部分在所述正面露出，并被所述第一沟槽部包围，所述层间绝缘膜具有用于将所述发射电极与所述浮置半导体区电连接的多个开口，所述晶体管元件具有10Ω以上的内置栅极电阻，所述半导体基板具有100μm以上且130μm以下的厚度，所述续流二极管元件具有SiC的肖特基势垒二极管。
设计方案
1.一种半导体模块，其是具备晶体管元件和续流二极管元件的半导体模块，其特征在于，所述晶体管元件具备：
半导体基板；
层间绝缘膜，其设置于所述半导体基板上；以及
发射电极，其设置于所述层间绝缘膜上，
所述半导体基板具有：
第一沟槽部，其从所述半导体基板的正面设置到预定的深度，并且在俯视所述半导体基板时包括长边部分和短边部分；以及
第一导电型的浮置半导体区，其至少一部分在所述正面露出，并被所述第一沟槽部包围，
所述层间绝缘膜具有用于将所述发射电极与所述浮置半导体区电连接的多个开口，
所述晶体管元件具有10Ω以上的内置栅极电阻，
所述半导体基板具有100μm以上且130μm以下的厚度，
所述续流二极管元件具有SiC的肖特基势垒二极管。
2.根据权利要求1所述的半导体模块，其特征在于，所述浮置半导体区具有第一导电型的接触区，所述接触区设置为与所述多个开口的位置对应而在所述正面露出。
3.根据权利要求1所述的半导体模块，其特征在于，所述晶体管元件的耐压为1200V以上。
4.根据权利要求1所述的半导体模块，其特征在于，所述晶体管元件的额定电流为75A以上。
5.根据权利要求1所述的半导体模块，其特征在于，所述多个开口的节距为200μm以上且400μm以下。
6.根据权利要求1所述的半导体模块，其特征在于，所述晶体管元件的耐压为1200V以上，
所述晶体管元件的额定电流为75A以上，
所述多个开口的节距为200μm以上且400μm以下。
7.根据权利要求1～6中任一项所述的半导体模块，其特征在于，所述半导体基板还具备设置于所述半导体基板的背面侧的第一导电型的集电区，
所述集电区的掺杂浓度为1e12cm-2<\/sup>以上且5e12cm-2<\/sup>以下。
设计说明书
技术领域
本实用新型涉及半导体模块。
背景技术
以往，公开了在使用设置于硅(Si)基板的Si-IGBT(Insulated Gate BipolarTransistor：绝缘栅双极型晶体管)和设置于碳化硅(SiC)基板的SiC-SBD(SchottkyBarrier Diode：肖特基势垒二极管)而成的混合式半导体模块，使用Si-IGBT的外部的栅极电阻来抑制栅极电压的振荡(例如，参照专利文献1)。
专利文献1：日本特开2010-252568号公报
实用新型内容
技术问题
然而，在以往的Si-IGBT，由于将栅极电阻设置于外部，因此为了抑制栅极电压的振荡所必须的电阻值变大。
技术方案
在本实用新型的第一方式中，提供一种具备晶体管元件和续流二极管元件的半导体模块，晶体管元件具备：半导体基板；层间绝缘膜，其设置于半导体基板上；以及发射电极，其设置于层间绝缘膜上，半导体基板具有：第一沟槽部，其从半导体基板的正面设置到预定的深度，并且在俯视半导体基板时包括长边部分和短边部分；以及第一导电型的浮置半导体区，其至少一部分在正面露出，并且被第一沟槽部包围，层间绝缘膜具有用于将发射电极与浮置半导体区电连接的多个开口，晶体管元件具有10Ω以上的内置栅极电阻，半导体基板具有100μm以上且130μm以下的厚度，续流二极管元件具有SiC的肖特基势垒二极管。
浮置半导体区可以具有第一导电型的接触区，接触区设置为与多个开口的位置对应而在正面露出。
晶体管元件的耐压可以为1200V以上。
晶体管元件的额定电流可以为75A以上。
多个开口的节距可以为200μm以上且400μm以下。
晶体管元件的耐压可以为1200V以上，晶体管元件的额定电流可以为75A以上，多个开口的节距可以为200μm以上且400μm以下。
半导体基板还可以具备设置于半导体基板的背面侧的第一导电型的集电区。集电区的掺杂浓度可以为1e12cm-2<\/sup>以上且5e12cm-2<\/sup>以下。
有益效果
根据本实用新型，能够提供一种栅极电压的振荡得到了抑制的半导体模块。
应予说明，上述实用新型内容并未列举出本实用新型的全部特征。此外，这些特征组的子组合也可以另外构成发明。
附图说明
图1示出实施例的半导体模块300的俯视图的一个示例。
图2示出晶体管元件100的俯视图的一个示例。
图3A示出晶体管元件100的俯视图的一个示例。
图3B是示出图3A的B-B截面的截面图的一个示例。
图3C是示出图3A的C-C截面的截面图的一个示例。
图4示出比较例的平面型的晶体管元件500的一个示例。
图5示出半导体模块300的电路构成的一个示例。
图6示出栅极电阻Rg与电容分量之间的关系的一个示例。
图7示出与工作频率对应的半导体模块300的损耗的一个示例。
图8是用于说明半导体模块300的短路耐量的曲线图。
符号说明
10…半导体基板，11…正面，12…发射区，14…基区，15…接触区，17…阱区，18…漂移区，19…背面，20…缓冲区，22…集电区，24…集电极，28…层间绝缘膜，30…浮置半导体区，31…第一开口，32…第二开口，33…第三开口，34…第四开口，37…接触区，38…外侧端部，40…沟槽部，42…沟槽绝缘膜，43…沟槽导电部，44…沟槽，46…长边部分，47…短边部分，51…栅极流道，52…发射电极，54…栅极开口，55…栅极金属层，60…台面区，80…有源部，90…边缘终端结构，95…焊盘部，97…内置栅极电阻，98…栅极驱动电路，100…晶体管元件，110…壳体部，120…基部，130…绝缘基板，200…续流二极管元件，300…半导体模块，500…晶体管元件，510…半导体基板，512…发射区，514…基区，520…栅电极，522…栅极绝缘膜
具体实施方式
以下，通过实用新型的实施方式对本实用新型进行说明，但以下的实施方式并非限定权利要求所涉及的实用新型。另外，在实施方式中所说明的特征的全部组合未必都是实用新型的解决方案所必须的。
在本说明书中，将与半导体基板10的深度方向平行的方向上的一侧称为“上”，将另一侧称为“下”。将基板、层或其他部件的两个主面之中一个面称为上表面，将另一个面称为下表面。“上”、“下”的方向不限于重力方向。另外，在各实施方式中，示出将第一导电型设为P型并将第二导电型设为N型的示例，但在其他实施方式中也可以将第一导电型设为N型并将第二导电型设为P型。应予说明，P+型表示其掺杂浓度比P型的掺杂浓度高，P型表示其掺杂浓度比P-型的掺杂浓度高。同样地，N+型表示其掺杂浓度比N型的掺杂浓度高，N型表示其掺杂浓度比N-型的掺杂浓度高。
另外，在本说明书中，X轴与Y轴彼此正交。X轴和Y轴与半导体基板10的表(正)面平行。将与X轴和Y轴正交的轴设为Z轴。在本说明书中，Z轴方向与半导体基板10的深度方向平行。
图1示出实施例的半导体模块300的俯视图的一个示例。该图示出在壳体部110的内部设置于基部120上的电路的配置示例。
半导体模块300用作逆变器等电力转换装置。半导体模块300具备六个晶体管元件100。在六个晶体管元件100中的每个晶体管元件100电连接有四个续流二极管元件200。在一个示例中，晶体管元件100a连接于四个续流二极管元件200a～续流二极管元件200d。例如，半导体模块300是使用Si-IGBT和SiC-SBD而成的混合模块。
晶体管元件100为进行晶体管工作的半导体芯片。晶体管元件100为绝缘栅双极型晶体管(IGBT)等半导体元件。本示例的晶体管元件100对应于高速开关。高速开关是指20kHz以上且100kHz以下的工作频率。晶体管元件100不具有平面型结构，而是具有沟槽型结构。关于沟槽型结构在后面描述。晶体管元件100可以设置于硅基板上。
续流二极管元件200为进行二极管工作的半导体芯片。续流二极管元件200作为续流二极管(FWD)发挥功能。续流二极管元件200可以设置于碳化硅基板。续流二极管元件200包括SiC-SBD。即，使用材料与晶体管元件100不同的基板形成续流二极管元件200。
壳体部110容纳晶体管元件100和续流二极管元件200。本示例的壳体部110的形状为大致矩形，但不限于此。壳体部110的材料是例如树脂等绝缘材料。树脂可以选自聚苯硫醚(PPS)、聚对苯二甲酸丁二醇酯(PBT)、聚丙烯酸丁酯(PBA)、聚酰胺(PA)、丙烯腈-丁二烯-苯乙烯共聚物(ABS)、液晶聚合物(LCP)、聚醚醚酮(PEEK)、聚丁二酸丁二醇酯(PBS)、聚氨酯和硅等。
绝缘基板130设置于基部120的上表面。绝缘基板130具有绝缘板以及设置于该绝缘板的上表面和下表面的金属板。例如，绝缘基板130为DCB(Direct Copper Bonding：直接铜键合)基板或AMB(Active Metal Brazing：活性金属钎焊)基板。在绝缘基板130上设有晶体管元件100和续流二极管元件200。在本示例中，在半导体模块300设有两个绝缘基板130，但不限于此。
图2示出晶体管元件100的俯视图的一个示例。晶体管元件100具有硅制的半导体基板10。本示例的晶体管元件100在半导体基板10的正面侧具有有源部80、边缘终端结构90、焊盘部95和内置栅极电阻97。
有源部80可以指电流在半导体基板10的厚度方向上流通的区域。本示例的有源部80具有包括IGBT等晶体管的晶体管区。在本示例中晶体管区是在相对于半导体基板10的背面垂直的方向上，将位于背面侧的集电区投影到半导体基板10的表(正)面侧而得到的区域，包括发射区(后述的发射区12)和接触区(后述的接触区15)，并且是规则地配置有预定的单位构成的区域。
边缘终端结构90包围有源部80的周围。边缘终端结构90设置于半导体基板10的正面的外周，缓和半导体基板10的正面附近的电场集中。边缘终端结构90例如具有保护环、场板、降低表面场和组合了这些而成的结构中的任一者。
焊盘部95设置于切除有源部80的一部分而成的区域。本示例的焊盘部95具有矩形形状，其两条边与有源部80接触，一条边与边缘终端结构90接触，剩余的一条边与有源部80和内置栅极电阻97接触。焊盘部95例如具有供栅极端子电连接的栅极焊盘。栅极端子可以将栅极电位供给到有源部80的IGBT。焊盘部95还可以进一步具有用于检测温度的电极焊盘和用于检测IGBT的电极焊盘等一个以上的电极焊盘。
内置栅极电阻97设置于有源部80与焊盘部95之间。内置栅极电阻97为内置于晶体管元件100的芯片的栅极电阻。内置栅极电阻97设置于半导体基板10的正面。为了抑制栅极电压的振荡，选择适当大小的内置栅极电阻97。
晶体管元件100的额定电流与芯片面积成比例。如果使晶体管元件100趋于小型化而进行高速开关，则存在短路耐量成问题的情况。短路耐量是指在元件中流通有过电流的情况下，从过电流开始流通至元件损坏为止的时间。通过提高短路耐量，能够抑制由过电流造成的元件永久损坏。在无法确保短路耐量的情况下，需要在装置追加保护功能。
例如，晶体管元件100的额定电流为75A以上。晶体管元件100的额定电流可以为200A以上且600A以下。晶体管元件100的耐压可以为1200V以上。例如，晶体管元件100具有75A以上的额定电流和1200V以上的耐压。在此，为了抑制栅极电压的振荡所必须的内置栅极电阻97的大小还根据晶体管元件100的额定电流和耐压等变化。
栅极电压的振荡因由半导体模块内的寄生电容、电感和布线电阻等形成的共振电路引起。通过增大内置栅极电阻97，栅极电压的振荡容易得到抑制。例如，内置栅极电阻97为5Ω以上。内置栅极电阻97可以为10Ω以上且20Ω以下。内置栅极电阻97的大小可以根据晶体管元件100的额定电流和耐压等来进行调整。
另一方面，也考虑将栅极电阻设置于IGBT的外部而抑制栅极电压的方法。在该方法中，栅极电阻与IGBT之间的距离变远，为了抑制振荡需要更大的栅极电阻。如果栅极电阻变大，则栅极充电电流变小，栅极充电时间变长，因此IGBT的开关速度降低而IGBT的开关损耗变大。因此，优选通过晶体管元件100的内部的内置栅极电阻97来抑制栅极电压的振荡。
由于与混合半导体模块相比，在非混合半导体模块中更不易发生振荡，因此栅极电阻可以较低。在本说明书中，非混合半导体模块是指例如晶体管元件和续流二极管元件这两者均由硅基板形成的半导体模块。在使用了硅作为续流二极管元件的情况下，能够通过与混合半导体模块相比更小的栅极电阻来抑制栅极电压的振荡。例如，非混合半导体模块的栅极电阻为5Ω以下。
另一方面，在混合半导体模块，在使用SiC-SBD作为续流二极管元件的情况下，与非混合半导体模块相比更易于发生栅极电压的振荡。在SiC-SBD，虽然反向恢复时间缩短，但电路的平衡被破坏而易于发生栅极电压的振荡。另外，由于SiC-SBD的电容大于Si-SBD的电容，因此整个电路的阻抗的平衡被破坏而易于发生栅极电压的振荡。因此，在混合半导体模块，为了抑制栅极电压的振荡，需要与非混合半导体模块相比更大的栅极电阻。
应予说明，在续流二极管元件200为SiC-SBD的情况下，反向恢复损耗Prr比硅小，因此增大内置栅极电阻97所造成的开关损耗的影响比硅的情况小。因此，本示例的半导体模块300在相对不受到开关损耗的恶化的影响的情况下，能够抑制栅极电压的振荡。
图3A示出晶体管元件100的俯视图的一个示例。图3A是图2的区域A的放大图。本示例的晶体管元件100具有发射电极52和栅极金属层55。发射电极52和栅极金属层55可以由包括金属的材料形成。例如，各电极的至少一部分区域由铝或铝-硅合金等形成。
在半导体基板10的正面与栅极金属层55之间以及半导体基板10的正面与发射电极52之间具有层间绝缘膜。但是，出于易于理解的目的，在图3A中省略层间绝缘膜。应予说明，在层间绝缘膜以贯穿层间绝缘膜的方式设有多个开口。多个开口包括第一开口31、第二开口32、第三开口33、第四开口34和栅极开口54。应予说明，在本说明书中，层间绝缘膜中的开口也可以另称为接触孔。
区域A是包含与边缘终端结构90邻接的三个沟槽部40的区域。在本示例中，为了便于说明，从靠近内侧的一方依次称为第一沟槽部40-1、第二沟槽部40-2和第三沟槽部40-3。各沟槽部40具有后述的沟槽绝缘膜、沟槽导电部和沟槽。本示例的各沟槽部40为栅极沟槽部，因此沟槽绝缘膜也可以另称为栅极绝缘膜，沟槽导电部也可以另称为栅极导电部。沟槽部40的宽度为例如1μm。
沟槽部40具有长边部分46和短边部分47。本示例的沟槽部40具有通过两个长边部分46和两个短边部分47来规定四条边的大致矩形形状。但是，矩形形状的角部可以通过曲线平滑地连接长边部分46与短边部分47。
在本示例中，长边部分46具有内侧的长边部分46-1和外侧的长边部分46-2，短边部分47具有内侧的短边部分47和外侧的短边部分47。应予说明，在本示例中，将在Y轴方向上更接近边缘终端结构90的位置称为外侧，将更接近有源部80的中心的位置称为内侧。Y轴方向也是与长边部分46平行的方向。应予说明，本示例的晶体管元件100在Y轴方向上与区域A相反的端部也具有与区域A相同的结构。
半导体基板10在台面区60具有第二导电型的发射区12、第一导电型的基区14和第一导电型的接触区15。在本示例中，台面区60是设置于彼此相邻的沟槽部40的长边部分46-1与沟槽部40的长边部分46-2之间且位于比沟槽部40的底部更靠上方的位置的半导体基板10的区域。
短边部分47可以位于栅极流道51的下方。短边部分47的沟槽导电部可以与栅极流道51电连接。栅极开口54设置在位于比沟槽部40更靠向Y轴方向的外侧的栅极流道51上。栅极流道51可以通过栅极开口54而电连接于栅极金属层55，栅极电位可以通过栅极流道51而供给到沟槽导电部。
在本示例中，发射区12为N+型的半导体区，基区14为P-型的半导体区，接触区15为P+型的半导体区。可以通过将N型杂质以离子方式选择性地注入到基区14来形成发射区12，可以通过将P型杂质以离子方式选择性地注入到基区14来形成接触区15。
在本示例中，在台面区60的Y轴方向的两端设有P+型的阱区17。在两个阱区17的之间的台面区60，基区14和接触区15与发射区12可以在Y轴方向上交替地在半导体基板10的正面露出。但是，在与阱区17接触的位置可以设有基区14。
在台面区60，基区14与接触区15可以在X轴方向上交替地在半导体基板10的正面露出。在本示例的台面区60，接触区15位于在X轴方向上与长边部分46-1接触的基区14和在X轴方向上与长边部分46-2接触的基区14之间。
但是，在台面区60之中与阱区17接触的区域中，一个接触区15不将基区截断为两个区域。在该区域中，接触区15的一条边与发射区12接触，基区14将接触区15的相对于发射区12向外侧或内侧突出的剩余三条边包围。
本示例的第四开口34设置于台面区60上。用虚线表示第四开口34的范围。第四开口34可以设置于与台面区60的接触区15对应的位置。本示例的第四开口34以与Y轴方向平行的方式从台面区60处的最外侧的接触区15连续设置到最内侧的接触区15。即，本示例的第四开口34也设置于在Y轴方向上被两个接触区15所夹的发射区12上。
另外，第四开口34可以具有与接触区15的X轴方向的宽度对应的宽度。本示例的第四开口34具有与接触区15的X轴方向的宽度相等的宽度或者比接触区15的X轴方向的宽度窄的宽度。但是，考虑到附图的易读性，在图3A中，将第四开口34的外形示于接触区15的外周。
浮置半导体区30可以从半导体基板10的正面设置到预定的深度为止。在俯视晶体管元件100的情况下，本示例的浮置半导体区30是至少一部分在半导体基板10的正面露出，并且周围被沟槽部40包围的区域。浮置半导体区30可以具有与X轴方向相比在Y轴方向上更长的大致矩形形状。应予说明，在俯视晶体管元件100时，浮置半导体区30可以是位于比沟槽部40的底部更靠上方的位置的半导体基板10的区域。
本示例的浮置半导体区30在-Y轴方向的端部具有外侧端部38，在Y轴方向的端部具有内侧端部。应予说明，附图的方便起见，在图3A中省略了内侧端部。在本示例中，浮置半导体区30的外侧端部38与沟槽部40的短边部分47接触，浮置半导体区30的内侧端部与另一短边部分47接触。在浮置半导体区30处的包括外侧端部38的端部区域和包括内侧端部的端部区域均可以为P+型的阱区17。与此相对，在浮置半导体区30，除端部区域以外的区域可以是与基区14相同的P-型的半导体区。另外，浮置半导体区30的深度可以比基区14的深度深。
浮置半导体区30并非一定与发射电极52电绝缘。即，浮置半导体区30不必意味着完全电浮置。本示例的浮置半导体区30通过第一开口31、第二开口32和第三开口33而与发射电极52电连接。
第一开口31、第二开口32和第三开口33可以在Y轴方向上排列为一条直线状。在本示例中，一个第一开口31、一个第二开口32以及多个第三开口33设置于浮置半导体区30上。
第一开口31可以在Y轴方向上最接近浮置半导体区30的外侧端部38。在本示例中，第一开口31、第二开口32和第三开口33在Y轴方向上按顺序更接近外侧端部38。第一开口31可以位于浮置半导体区30处的阱区17上，也可以位于比阱区17更靠向内侧的区域(即，P-型的区域)上。本示例的第一开口31位于阱区17上。
第二开口32可以在Y轴方向上第二接近于浮置半导体区30的外侧端部38。第一开口31与第二开口32之间的距离可以比多个开口之中除第一开口31以外的任意两个相邻的开口间的距离短。由此，与在浮置半导体区30上沿Y轴方向等间隔地设置开口的情况相比，能够提高载流子(例如，空穴)的抽取。因此，能够降低沟槽部40的短边部分47处的载流子密度。
距离L1<\/sub>为第一开口31与第二开口32之间的距离。本示例的距离L1<\/sub>为第一开口31的中心位置与第二开口32的中心位置之间的距离。距离L1<\/sub>可以为120μm以上且240μm以下。例如，距离L1<\/sub>为200μm。
距离L2<\/sub>为第二开口32与第三开口33之间的距离。本示例的距离L2<\/sub>为第二开口32的中心位置与第三开口33的中心位置之间的距离。距离L2<\/sub>可以为200μm以上且400μm以下，也可以为280μm以上且320μm以下。距离L2<\/sub>为300μm。在距离L2<\/sub>小于200μm的情况下，易于发生误动作。另外，在距离L2<\/sub>大于400μm的情况下，阈值电压Vth的调整变得困难。在本示例中，相邻的两个第三开口33间的距离也为距离L2<\/sub>。
应予说明，在本示例中，距离L1<\/sub>比多个开口之中除第一开口31以外的两个相邻的所有开口间的距离短。即，距离L1<\/sub>比距离L2<\/sub>小。距离L1<\/sub>可以是距离L2<\/sub>的80％以下，也可以是距离L2<\/sub>的50％以下。在本示例中，开口间的距离表示两个开口的各自的中心间的距离，但在另一示例中，开口间的距离也可以表示两个开口的相邻的边之间的最短距离。
与在台面区60位于最外侧的N+型的发射区12相比，第一开口31可以设置于更接近短边部分47的位置。与位于Y轴方向上最靠近外侧的接触区15处的Y轴方向的外侧的端部相比，第一开口31处的Y轴方向的内侧的端部可以位于更靠近外侧的位置。
距离Lt<\/sub>为第一开口31的中心位置与浮置半导体区30的外侧端部38之间的距离。距离Lt<\/sub>可以为4μm以上且40μm以下，也可以为8μm以上且40μm以下。通过使第一开口31靠近外侧端部38，能够提高蓄积于外侧的短边部分47附近的载流子的抽取。
第一开口31、第二开口32和第三开口33均可以为矩形形状。在本示例中，第一开口31、第二开口32和第三开口33均为正方形形状，且正方形的各边的长度为2μm。但是，开口的形状和开口的边长度并非仅限于本示例的形状和长度。对本示例的晶体管元件100而言，通过在沟槽型的IGBT增加浮置半导体区30上的开口，从而提高载流子(例如，空穴)的抽取，减少关断损耗Poff。
图3B是示出图3A的B-B截面的截面图的一个示例。B-B截面是穿过发射区12和第三开口33且与XZ平面平行的截面。在图3B中，对半导体基板10的正面11和背面19进行明示。
晶体管元件100包括集电极24、层间绝缘膜28和发射电极52。集电极24可以由金属等导电材料形成。发射电极52的至少一部分设置于层间绝缘膜28上。本示例的发射电极52设置于层间绝缘膜28上和层间绝缘膜28处的各开口中。但是，在另一示例中，在层间绝缘膜28处的各开口，也可以设有包括势垒金属和钨的叠层的插塞。在该另一示例中，发射电极52设置于层间绝缘膜28和插塞上。
在从背面19朝向正面11的方向(+Z轴方向)上，半导体基板10包括集电区22、缓冲区20、漂移区18、基区14。半导体基板10具有100μm以上且130μm以下的厚度。例如，半导体基板10具有115μm的厚度。半导体基板10的厚度可以根据元件耐压而改变。
集电区22是第一导电型的半导体区。本示例的集电区22是P+型的半导体区。集电区22的下表面可以在半导体基板10的背面19露出。在本示例中，集电区22的下表面与半导体基板10的背面19对应。通过降低集电区22的P型掺杂浓度，能够降低IGBT工作时的漂移区18的载流子密度。在集电区22的上表面设有缓冲区20。
集电区22的掺杂浓度为1e12cm-2<\/sup>以上且5e12cm-2<\/sup>以下。例如，集电区22的掺杂浓度为3e12cm-2<\/sup>。通过减小集电区22的掺杂浓度，从而易于实现晶体管元件100的高速工作。例如，集电区22的掺杂剂为硼。应予说明，e表示10的指数，例如1e12cm-2<\/sup>表示1×1012<\/sup>cm-2<\/sup>。
缓冲区20为第二导电型的半导体层。缓冲区20可以位于集电区22上。缓冲区20可以具有在Z轴方向上离散地设置的一个或多个N型掺杂浓度的峰。在一个示例中，从半导体基板10的背面19以离子方式注入质子时，为了调节深度方向上的射程，可以调节离子注入的加速能量。由此，可以形成一个或多个N型掺杂浓度的峰。本示例的缓冲区20为N+型的半导体区。
漂移区18为第二导电型的半导体区。漂移区18可以位于缓冲区20上。漂移区18的N型掺杂浓度低于缓冲区20的N型掺杂浓度。本示例的漂移区18为N-型的半导体区。
基区14为第一导电型的半导体区。基区14可以位于漂移区18上。本示例的基区14为P-型的半导体区。基区14的掺杂浓度与阈值电压Vth相关。基区14的掺杂浓度越大则阈值电压Vth变得越大，基区14的掺杂浓度越小则阈值电压Vth变得越小。在此，如果为了高速而缩小开口的节距，则阈值电压Vth易于降低，因此可以根据基区14的掺杂浓度来调整阈值电压Vth。例如，基区14的掺杂浓度为2.5e12cm-2<\/sup>以上且3.5e12cm-2<\/sup>以下。
沟槽部40从半导体基板10的正面11起设置到预定的深度。本示例的沟槽部40贯穿基区14而到达漂移区18。沟槽部40的底部与漂移区18接触。各沟槽部40具有沟槽44、沟槽绝缘膜42和沟槽导电部43。在各沟槽部40，沟槽绝缘膜42可以与沟槽44的内壁接触地形成，沟槽导电部43可以与沟槽绝缘膜42的内壁接触地形成。
发射区12处在位于第一沟槽部40-1与第二沟槽部40-2之间的台面区60的基区14上。发射区12在X轴方向上与第一沟槽部40-1和第二沟槽部40-2接触。发射区12通过层间绝缘膜28的第四开口34而与发射电极52电连接。第二沟槽部40-2与第三沟槽部40-3之间的发射区12也同样与第二沟槽部40-2和第三沟槽部40-3接触，并通过第四开口34而与发射电极52电连接。
浮置半导体区30具有基区14和接触区37。接触区37为第一导电型的半导体区。本示例的接触区37为P+型的半导体区。接触区37设置于基区14中，其至少一部分可以在正面11露出。
接触区37可以与多个开口的位置对应地设置。在本示例中，接触区37位于第三开口33的正下方。但是，接触区37可以分别设置于第一开口31、第二开口32和第三开口33的正下方。由此，与不设置接触区37的情况相比，能够提高载流子从浮置半导体区30向发射电极52抽取。
图3C是示出图3A的C-C截面的截面图的一个示例。C-C截面是穿过台面区60的基区14和接触区15但不穿过发射区12和第三开口33并与XZ平面平行的截面。本示例的浮置半导体区30在层间绝缘膜28不设有开口的位置不具有接触区37。浮置半导体区30在不设有第一开口31或第二开口32的位置也不具有接触区37。
应予说明，浮置半导体区30上的开口的配置与关断时的di\/dt和VCE<\/sub>的浪涌电压相关。如上述那样，通过将距离L2<\/sub>设为200μm以上且400μm以下，从而使浮置半导体区30处的导通时的载流子密度降低。由此，耗尽层在关断时易于扩展，因此耗尽层到达缓冲区20的时间缩短。
图4示出比较例的平面型的晶体管元件500的一个示例。晶体管元件500具备设置于栅极端子的上表面的栅电极520和栅极绝缘膜522。在半导体基板510的正面侧，设有发射区512和基区514。
晶体管元件500具有平面型，降低其背面的掺杂剂量而降低高频区域中的损耗。然而，平面型的晶体管元件500由于降低了背面掺杂剂量，因此短路耐量弱。如果短路耐量弱，则适用电路仅限于是不需要短路耐量的电路。另外，如果短路耐量弱，则需要另外设置保护电路。如此，在比较例的晶体管元件500，尽管能够通过高速开关来降低损耗但无法确保短路耐量。
图5示出半导体模块300的电路构成的一个示例。栅极驱动电路98介由内置栅极电阻97而与晶体管元件100的栅极电连接。栅极电压的振荡容易程度根据半导体模块300的电容C和电感L等决定。例如，如果电路电感变小，则栅极电压的振荡变得容易被抑制。
输入电容Cies表示在C-E间交流地短路的状态下，将预定的电压施加到了G-E间和C-E间时的G-E间电容。输出电容Coes表示在G-E间交流地短路的状态下，将预定的电压施加到了G-E间和C-E间时的C-E间电容。例如，Cies\/Coes变得越大，则栅极电压越难以振荡。反馈电容Cres表示在E接地的情况下将指定的电压施加到了G-E间时的C-G间电容。在反馈电容Cres小的情况下，开关时间被缩短。
本示例的电感L根据电感大小进行权重并按一个芯片换算而进行标准化。例如，Lm是将主电路的电感大小换算为一个芯片的程度而得到。Lin是将模块内部的电感大小换算为一个芯片的程度而得到。1\/Lm+1\/Lin越大，越容易抑制栅极电压的振荡。LAux＿E<\/sub>为将辅助发射极布线的电感大小换算为一个芯片的程度而得到。1\/LAux＿E<\/sub>越大，越容易抑制栅极电压的振荡。
因此，在以Cies\/Coes、1\/(Lm+Lin)和1\/LAux＿E<\/sub>中的各个参数均增大的方式设计半导体模块300的情况下，易于抑制栅极电压的振荡。另外，也可以将乘以各参数中的任一个值而得到的式子作为新的参数而进行设计。例如，可以使用下述的(数学式1)式或(数学式2)式来设计半导体模块300。
[数学式1]
(Cies\/Coes)×(1\/(Lm+Lin))
[数学式2]
(Cies\/Coes)×(1\/(Lm+Lin))×(1\/LAux＿E<\/sub>)
图6示出栅极电阻Rg与电容分量之间的关系的一个示例。纵轴表示栅极电阻Rg[ohm]，横轴表示任意的参数。栅极电阻Rg包括内置栅极电阻97和半导体模块300的封装电阻这两者。横轴的参数与(数学式1)式对应。在本示例中，与使用Cies\/Coes作为参数的情况相比，半导体模块300的振荡的倾向更加明确。
在图中，分别示出了晶体管元件100的额定电流和耐压。用直线连接的图形表示对于具有彼此相同的额定电流和耐压的半导体模块，使栅极电阻Rg变化而获得的情况。
在续流二极管元件200为SiC-SBD情况下，与续流二极管元件200为硅的SBD的情况相比，Coes更大。因此，Cies\/Coes变小，栅极电压易于振荡。
ΔV表示栅极电阻Rg的两端的电位差。ΔV＝Rg×Icg成立。Icg为在FWD反向恢复时介由C-G间的反馈电容Cres和栅极电阻Rg而从集电极流到栅极的电流。在图6中，用白底圆圈绘制ΔV为10V以下的情况，用白底方框绘制ΔV大于10V且20V以下的情况，用叉绘制ΔV大于20V的情况。
曲线C1是用于表示栅极电压的振荡得到了抑制的区域的曲线。在比曲线C1更靠上侧的位置绘制出的点的栅极电压的振荡得到了抑制。即，在比曲线C1更靠上侧的位置，绘制出白底圆圈(ΔV≤10V)。
例如，变量(Cies\/Coes)×(1\/(Lm+Lin))变得越小，为了抑制栅极电压的振荡所必须的栅极电阻Rg变得越大。另一方面，变量(Cies\/Coes)×(1\/(Lm+Lin))变得越大，为了抑制栅极电压的振荡所必须的栅极电阻Rg变得越小。在非混合半导体模块，由于硅的电容比SiC的电容小，因此变量(Cies\/Coes)×(1\/(Lm+Lin))比混合半导体模块大，不需要增大栅极电阻Rg。
曲线C2是用于表示无法抑制栅极电压的振荡的区域的曲线。在比曲线C2更靠下侧的位置，ΔV＞20V，存在栅极电压振荡的可能性。
图7示出与工作频率对应的半导体模块300的损耗的一个示例。图中的Si表示在续流二极管元件使用了硅而成的非混合半导体模块。
在半导体模块300的损耗中，存在因续流二极管元件200引起的损耗Pdi和因晶体管元件100引起的损耗Ptr。Pdi包括续流二极管元件200的反向恢复损耗和\/或续流二极管元件200的固定损耗。Ptr包括晶体管元件100的关断损耗和\/或晶体管元件100的导通损耗、晶体管元件100的固定损耗。
fc表示半导体模块的工作频率。在fc＝20kH时，与非混合半导体模块相比，本示例的半导体模块300减少了约60％的损耗。如此，实现了半导体模块300的电力转换系统的高效化。在本示例中，能够使同一损耗时的工作频率相对于非混合半导体模块上升到3倍。通过使工作频率上升到3倍，从而使反应器体积降低50％，因此能够实现电力转换系统的小型化。
图8是用于说明半导体模块300的短路耐量的曲线图。本示例的半导体模块300达到10μs以上。本示例的最大接合温度为150℃。
各曲线表示栅极电压Vge、集电极电压Vce和集电极电流Ic。如果栅极电压Vge导通，则集电极电流Ic开始流通。然后，直到集电极电流Ic不流通为止的时间为短路耐量。本示例的半导体模块300由于具有10Ω以上的内置栅极电阻97，因此实现了12.5μs的短路耐量。只要半导体模块300的短路耐量为10μs以上，就能够在从发生短路起算到被保护电路保护为止的期间维持耐受。因此，半导体模块300能够避免发生了短路时的损坏。
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设计图
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申请码:申请号:CN201920671759.0
申请日:2019-05-10
公开号:公开日:国家:JP
国家/省市:JP(日本)
授权编号:CN209785938U
授权时间:20191213
主分类号:H01L25/18
专利分类号:H01L25/18;H01L29/78;H01L29/872;H01L29/06
范畴分类:38F;
申请人:富士电机株式会社
第一申请人:富士电机株式会社
申请人地址:日本神奈川县川崎市
发明人:小林邦雄
第一发明人:小林邦雄
当前权利人:富士电机株式会社
代理人:杨敏;金玉兰
代理机构:11286
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