嵌入式电容结构、存储装置论文和设计-赵忠强

全文摘要

本公开提供了一种嵌入式电容结构、存储装置，属于半导体技术领域。该嵌入式电容结构包括第一支承层、第一电极、介电层和第二电极，其中，第一支承层设于一衬底的一侧，且具有第一支承孔；第一电极呈柱状且延伸方向与所述衬底所在平面垂直；所述第一电极具有设于所述衬底表面的第一端和远离所述衬底的第二端，且所述第二端配合地穿设于所述第一支承孔；所述第一电极设有电容槽，且所述电容槽的槽口设于所述第二端；所述第二端的一侧设有开口，且所述开口靠近所述衬底的一端位于所述第一支承层靠近所述衬底的表面与所述衬底之间；介电层，覆盖所述第一电极；第二电极，覆盖所述介电层。该嵌入式电容结构能提高嵌入式电容结构的制备效率和良率。

主设计要求

1.一种嵌入式电容结构，其特征在于，包括：第一支承层，设于一衬底的一侧，且具有第一支承孔；第一电极，呈柱状且延伸方向与所述衬底所在平面垂直；所述第一电极具有设于所述衬底表面的第一端和远离所述衬底的第二端，且所述第二端配合地穿设于所述第一支承孔；所述第一电极设有电容槽，且所述电容槽的槽口设于所述第二端；所述第二端的一侧设有开口，且所述开口靠近所述衬底的一端位于所述第一支承层靠近所述衬底的表面与所述衬底之间；介电层，覆盖所述第一电极；第二电极，覆盖所述介电层。

设计方案

1.一种嵌入式电容结构，其特征在于，包括：

第一支承层，设于一衬底的一侧，且具有第一支承孔；

第一电极，呈柱状且延伸方向与所述衬底所在平面垂直；所述第一电极具有设于所述衬底表面的第一端和远离所述衬底的第二端，且所述第二端配合地穿设于所述第一支承孔；所述第一电极设有电容槽，且所述电容槽的槽口设于所述第二端；所述第二端的一侧设有开口，且所述开口靠近所述衬底的一端位于所述第一支承层靠近所述衬底的表面与所述衬底之间；

介电层，覆盖所述第一电极；

第二电极，覆盖所述介电层。

2.根据权利要求1所述的嵌入式电容结构，其特征在于，所述第一支承层的材料为氮化硅。

3.根据权利要求1所述的嵌入式电容结构，其特征在于，所述第一支承层的厚度为60～100纳米。

4.根据权利要求1所述的嵌入式电容结构，其特征在于，所述第一电极的长度为800～1500纳米。

5.根据权利要求1所述的嵌入式电容结构，其特征在于，所述第一电极垂直于其延伸方向的截面的最大尺寸为15～50纳米。

6.根据权利要求1所述的嵌入式电容结构，其特征在于，所述开口靠近所述衬底的一端与所述第一支承层靠近所述衬底的表面之间的距离为50～100纳米。

7.根据权利要求1所述的嵌入式电容结构，其特征在于，所述嵌入式电容结构还包括：

第二支承层，设于所述衬底与所述第一支承层之间，且具有与所述第一支承孔对应的第二支承孔，所述第一端配合地穿设于所述第二支承孔。

8.根据权利要求1所述的嵌入式电容结构，其特征在于，所述介电层覆盖所述第一电极的内表面和所述第一电极的外表面的至少部分区域。

9.根据权利要求1所述的嵌入式电容结构，其特征在于，所述介电层的材料为氧化铝、氧化硅、氧化锆和氮化硅中的一种或者多种。

10.一种存储装置，其特征在于，包括权利要求1～9任一项所述的嵌入式电容结构。

设计说明书

技术领域

本公开涉及半导体技术领域，尤其涉及一种嵌入式电容结构、存储装置。

背景技术

电容是一种重要的电器元件，广泛应用于半导体等技术领域。举例而言，在DRAM(动态随机存取存储器)中，电容可以作为存储元件以存储信息。随着半导体技术的发展，电容的尺寸越来越小。

在制备微小尺寸的电容时，例如制备纳米级的嵌入式电容结构时，通常在获得电容深沟后借助浸润式曝光机来形成网格图案结构，然后利用电容深沟和网格图案结构填充介电层。然而，浸润式曝光机的使用成本高昂，导致了电容的制备成本较高。而且，在形成的网格图案结构时，难以与电容深沟有效对准，导致介电层填入困难，降低了电容的制备效率和良率。

所述背景技术部分公开的上述信息仅用于加强对本公开的背景的理解，因此它可以包括不构成对本领域普通技术人员已知的现有技术的信息。

实用新型内容

本公开的目的在于提供一种嵌入式电容结构、存储装置，降低嵌入式电容结构的制备成本，提高嵌入式电容结构的制备效率和良率。

根据本公开的第一个方面，提供一种嵌入式电容结构，包括：

第一支承层，设于一衬底的一侧，且具有第一支承孔；

介电层，覆盖所述第一电极；

第二电极，覆盖所述介电层。

在本公开的一种示例性实施例中，所述第一支承层的材料为氮化硅。

在本公开的一种示例性实施例中，所述第一支承层的厚度为60～100纳米。

在本公开的一种示例性实施例中，所述第一电极的长度为800～1500纳米。

在本公开的一种示例性实施例中，所述第一电极垂直于其延伸方向的截面的最大尺寸为15～50纳米。

在本公开的一种示例性实施例中，所述开口靠近所述衬底的一端与所述第一支承层靠近所述衬底的表面之间的距离为50～100纳米。

在本公开的一种示例性实施例中，所述嵌入式电容结构还包括：

第二支承层，设于所述衬底与所述第一支承层之间，且具有与所述第一支承孔对应的第二支承孔，所述第一端配合地穿设于所述第二支承孔。

在本公开的一种示例性实施例中，所述介电层覆盖所述第一电极的内表面和所述第一电极的外表面的至少部分区域。

在本公开的一种示例性实施例中，所述介电层的材料为氧化铝、氧化硅、氧化锆和氮化硅中的一种或者多种

根据本公开的第二个方面，提供一种存储装置，包括上述的嵌入式电容结构。

本公开提供的嵌入式电容结构、存储装置，在制备嵌入式电容结构时，可以在形成第一电极后，以预设方向对第一电极远离衬底的一端(即第一电极的开口部分)的部分区域进行离子注入，由于离子注入方向与电容孔的延伸方向倾斜，因此第一电极的开口部分的一侧能够被注入离子，另一侧不能够被注入离子。第一电极被注入离子的区域，由于掺杂了注入的离子，其理化性质将发生改变而与第一电极其他区域产生差异，利用该差异可以去除该第一电极被注入离子的区域，进而在第一电极上形成开口。该制备方法无需借助浸润式曝光机来形成网格图案结构，也避免了形成网格图案结构时与电容孔对准不良带来的效率和良率降低，可以高效且准确地在第一电极上形成开口，降低了电容的制备成本，提高了电容的制备效率和良率。

附图说明

通过参照附图详细描述其示例实施方式，本公开的上述和其它特征及优点将变得更加明显。

图1是本公开一实施方式中嵌入式电容结构的制备方法流程示意图。

图2是本公开一实施方式中形成第一支撑层的示意图。

图3是本公开一实施方式中形成电容孔的结果示意图。

图4是本公开一实施方式中形成第一电极的结果示意图。

图5是本公开一实施方式中离子注入的示意图。

图6是本公开一实施方式中离子注入的结果示意图。

图7是本公开一实施方式中形成开口的结果示意图。

图8是氮化硅在不同的掺杂下的湿法刻蚀速率图。

图9是氧化硅在不同的掺杂下的湿法刻蚀速率图。

图10是本公开一实施方式中形成保护层和光刻胶层的结果示意图。

图11是本公开一实施方式中暴露出外围区域的中间层的结果示意图。

图12是本公开一实施方式中去除保护层和光刻胶层的结果示意图。

图13是本公开一实施方式中去除中间层的结果示意图。

图14是本公开一实施方式中形成介电层的结果示意图。

图15是本公开一实施方式中形成第二电极的结果示意图。

图16是本公开一实施方式中形成平坦化层的结果示意图。

图17是本公开一实施方式中存储装置的制备方法流程示意图。

图18是本公开一实施方式中存储装置的第一电极的俯视示意图。

图中主要元件附图标记说明包括：

101、衬底；102、平坦化层；103、第一支承层；104、第一电极；1041、第一端；1042、第二端；105、介电层；106、第二电极；107、第二支承层；201、中间层；202、电容孔；2021、第一支承孔；2022、第二支承孔；203、第一电极被注入离子的区域；204、开口；205、电容槽；301、存储区域；302、外围区域；303、保护层；304、光刻胶层。

具体实施方式

现在将参考附图更全面地描述示例实施例。然而，示例实施例能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施例使得本公开将更加全面和完整，并将示例实施例的构思全面地传达给本领域的技术人员。所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施例中。在下面的描述中，提供许多具体细节从而给出对本公开的实施例的充分理解。

在图中，为了清晰，可能夸大了区域和层的厚度。部分相关结构的部分尺寸可能做了放大处理，具体尺寸以本领域技术人员能够理解的为准。在图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。

所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施例中。在下面的描述中，提供许多具体细节从而给出对本公开的实施例的充分理解。然而，本领域技术人员将意识到，可以实践本公开的技术方案而没有所述特定细节中的一个或更多，或者可以采用其它的方法、组元、材料等。在其它情况下，不详细示出或描述公知结构、材料或者操作以避免模糊本公开的主要技术创意。

用语“一个”、“一”、“所述”用以表示存在一个或多个要素\/组成部分\/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素\/组成部分\/等之外还可存在另外的要素\/组成部分\/等。用语“第一”和“第二”等仅作为标记使用，不是对其对象的数量限制。

本公开实施方式中提供一种嵌入式电容结构的制备方法，如图1所示，该嵌入式电容结构的制备方法可以包括：

步骤S110，在一衬底101的一侧形成中间层201；

步骤S120，在中间层201远离衬底101的一侧形成第一支承层103，结果如图2所示；

步骤S130，形成电容孔202，电容孔202贯穿中间层201和第一支承层103，结果如图3所示；

步骤S140，形成覆盖电容孔202的内表面的第一电极104，结果如图4所示；

步骤S150，在第一支承层103远离衬底101的一侧，以预设方向对第一电极104远离衬底101的一端的部分区域进行离子注入(离子植入)，预设方向相对电容孔202的延伸方向倾斜，如图5和图6所示；

步骤S160，去除第一电极被注入离子的区域203，使得第一电极104具有开口204，且开口204暴露部分中间层201，结果如图7所示；

步骤S170，去除中间层201，结果如图13所示；

步骤S180，形成覆盖第一电极104的介电层105，结果如图14所示；

步骤S190，形成覆盖介电层105的第二电极106，结果如图15所示。

本公开提供的嵌入式电容结构的制备方法，在形成第一电极104后，以预设方向对第一电极104远离衬底101的一端(即第一电极104的开口204部分)的部分区域进行离子注入，由于离子注入方向与电容孔202的延伸方向倾斜，因此第一电极104的开口204部分的一侧能够被注入离子，另一侧不能够被注入离子。第一电极被注入离子的区域203，由于掺杂了注入的离子，其理化性质将发生改变而与第一电极104其他区域产生差异，利用该差异可以去除该第一电极被注入离子的区域203，进而在第一电极104上形成开口204。该制备方法无需借助浸润式曝光机来形成网格图案结构，也避免了形成网格图案结构时与电容孔202对准不良带来的效率和良率降低，可以高效且准确地在第一电极104上形成开口204，降低了电容的制备成本，提高了电容的制备效率和良率。

下面结合附图对本公开实施方式提供的嵌入式电容结构的制备方法的各步骤进行详细说明：

在步骤S110中，可以通过沉积、蒸镀或者印刷等方式在衬底101上形成中间层201。中间层201的材料可以根据嵌入式电容结构的设计要求进行选择和确定，可以为有机绝缘材料，也可以为无机绝缘材料，或者为有机绝缘材料和无机绝缘材料的混合材料。举例而言，在一实施方式中，中间层201的材料可以为氧化硅和磷硅酸玻璃中的一种或者两种。可以理解的是，中间层201可以为一层绝缘材料层，也可以为多层不同的绝缘材料层层叠而成。

中间层201的厚度可以根据所需的电容孔202的深度进行确定。举例而言，在一实施方式中，需要使得电容孔202的深度为800～1500纳米，由于电容孔202的深度取决于衬底101的表面和第一支承层103远离衬底101的表面之间的距离，可以根据该第一支承层103的厚度等确定中间层201的厚度。

在步骤S120中，第一支承层103的材料可以为有机或者无机绝缘材料，例如可以为氮化硅等。当然的，第一支承层103可以为一层绝缘材料层，也可以为由多层绝缘材料层层叠而成。

第一支承层103可以通过沉积等方法形成，包括但不限于化学气相沉积、物理气相沉积等。第一支承层103的厚度可以为60～100纳米，以具有足够的支撑力。举例而言，在一实施方式中，第一支承层103的厚度可以为80纳米。

在步骤S130中，可以通过浸润式曝光与刻蚀结合的方法形成电容孔202。如图3所示，电容孔202的尺寸以最终需要形成的嵌入式电容结构的尺寸进行确定。

电容孔202贯穿第一支承层103，其处于第一支承层103的部分为第一支承孔2021。

在一实施方式中，电容孔202的尺寸可以为纳米级或者亚微米级，尤其是小于50纳米级。举例而言，电容孔202的尺寸可以为15～50纳米。

可以理解的是，衬底101上可以设置有导电接触垫，所形成的电容孔202可以曝露该导电接触垫的至少部分，以使得第一电极104与导电接触垫连接。导电接触垫的材料可以包括钨、铜、钼、金、银和铂中的一种或者多种。

在步骤S140中，可以通过蒸镀、化学气相沉积、物理气相沉积、溅射或者其他方法形成第一电极104。可以理解的是，如图3和图4所示，电容孔202内表面包括暴露的衬底101部分和环形内侧壁，因此该第一电极104为覆盖了暴露的衬底101部分和环形内侧壁。所形成的第一电极104可以呈柱状，其延伸方向与电容孔202的方向一致，均垂直于衬底101所在平面。第一电极104可以具有第一端1041和第二端1042，其中，第一端1041设于衬底1的表面，第二端1042远离所述衬底1，且配合地穿设于第一支承孔2021中。如图4所示，第一电极104可以具有电容槽205，电容槽205的槽口开设于第二端1042。如此，整个第一电极104的导电部分呈一端开口的桶状。由于具有电容槽205，因此，第一电极104的内表面为电容槽205的底面和侧面，第一电极104的外表面被衬底1、中间层201和第一支承层103所覆盖。

第一电极104的材料可以为金属、金属氧化物、金属氮化物或者其他导电材料，本公开对此不做特殊的限定。举例而言，在一实施方式中，第一电极104的材料可以为氮化钛、钛或者钨。

在步骤S150中，如图5所示，可以在第一支承层103远离衬底101的一侧，以预设方向进行离子注入。离子注入时，离子流可以照射整个第一支撑层，因此如果多个第一电极104同时嵌于中间层201和第一支承层103内，则可以同时对多个不同的第一电极104进行离子注入。

如图5所示，由于离子注入的预设方向与电容孔202的延伸方向倾斜，因此，如图6所示，第一电极104靠近衬底101的一端(第一端1041)不会被注入离子，第一电极104的开口端(第二端1042)的背向离子源的一侧也不会被注入离子，只有第一电极104在开口端(第二端1042)的迎向离子源的部分区域会被注入离子，形成掺杂。因此，该离子注入可以使得第一电极104的开口端(第二端1042)的一部分区域相对于其他区域发生了掺杂。离子掺杂将改变相应的第一电极104的材料的理化性质，使得第一电极104被掺杂的区域和未掺杂的区域之间的理化性质发生显著的差异。利用该差异，可以实现将第一电极104被掺杂的区域选择性地去除。

预设方向可以根据电容孔202的尺寸、需要形成的开口204的尺寸、第一支承层103的厚度等进行计算和确定。在一实施方式中，需要使得第一电极被注入离子的区域203靠近衬底101的一端与第一支承层103靠近衬底101的表面之间的距离h为50～100纳米，如此，所形成的开口204的靠近衬底101的一端与第一支承层103靠近衬底101的表面之间的距离h为50～100纳米。在另一实施方式中，预设方向与电容孔202延伸方向之间的夹角不大于30°。

离子注入所选择的离子可以根据第一电极104的材料进行选择和确定。不同的材料，在被掺杂了特定的离子后，其理化特性将发生特定的改变，例如其刻蚀速率将提升或者降低。举例而言，图8展示了氮化硅在不同的掺杂下的湿法刻蚀速率，可以看到，硼、碳、硅和锗等元素的掺杂可以降低氮化硅的湿法刻蚀速率，氧、氟、磷、氩和砷等元素的掺杂可以提高氮化硅的湿法刻蚀速率。图9展示了氧化硅在不同的掺杂下的湿法刻蚀速率，可以看出，硅、锗和砷等元素的掺杂可以降低氧化硅的湿法刻蚀速率，氮、氟和磷等元素的掺杂可以提高氧化硅的湿法刻蚀速率。因此，当材料被掺杂有不同的离子后，其刻蚀的速率可以发生变化。

在一实施方式中，可以选择能够使得第一电极104材料被掺杂后刻蚀速率升高的离子，如此，可以在步骤S160中，如图7所示，通过刻蚀去除被掺杂的第一电极104进而在第一电极104上形成开口204。

可以理解的是，所注入的离子可以为一种离子，也可以为多种离子的混合物。

可以理解的是，技术人员可以通过不同的途径获得不同的材料掺杂前后的刻蚀速率变化情况。在一实施方式中，可以通过查询现有的文献资料等获得相关信息。在另一实施方式中，可以通过实验获得相关资料。相关实验可以包括测量未掺杂的材料的刻蚀速率，以及测量掺杂不同浓度的不同离子的材料的刻蚀速率。举例而言，可以以硼、磷、砷、碳、铁、锗、铟或氩等不同元素的离子对不同的材料进行掺杂实验，并获取相关资料。

离子注入所选择的注入浓度、注入能量等可以根据第一电极104的材料和所选择的离子进行确定，本公开对此不做详细论述。

在步骤S160中，如图7所示，可以通过刻蚀的方法去除第一电极被注入离子的区域203，以形成开口204。举例而言，可以通过湿法刻蚀形成开口204。

在一实施方式中，刻蚀的离子及流量可以为Ar(60sccm)\/BCl_{3<\/sub>(120sccm)，偏置射频功率为50W(Bias RF)，离子源射频功率为110W(Source RF)，刻蚀时间根据待刻蚀的材料的厚度等进行确定。}

可以理解的是，如图18所示，当多个嵌入式电容结构设于同一衬底1上时，各个第一电极104的开口204设于对应的第一电极104的同一侧。

在步骤S170中，如图13所示，通过开口204，可以刻蚀去除中间层201，使得第一电极104的外表面被中间层201覆盖的部分暴露。

在步骤S180中，如图14所示，可以通过气相沉积、溅射或者蒸镀等方法形成介电层105，介电层105的材料根据嵌入式电容结构的设计要求进行选择，本公开对此不一一详述。

可以理解的是，介电层105可以覆盖第一电极104，指的是介电层105至少覆盖第一电极的内表面和外表面暴露的部分。介电层还可以覆盖其他暴露的部分，例如可以覆盖第一支撑层103和衬底101暴露的部分。所述介电层的材料为氧化铝、氧化硅、氧化锆和氮化硅中的一种或者多种。

在步骤S180中，如图15所示，可以通过气相沉积、溅射或者蒸镀等方法形成第二电极106，第二电极106的材料和结构可以与第一电极104相同，也可以不相同，本公开对此不一一详述。

在一实施方式中，介电层105的外侧面可以完全被第二电极覆盖。介电层的外表面，可以是指介电层与第一支承层、第一电极、衬底接触的表面的相对面。

可以理解的是，如图15所示，如果多个嵌入式电容结构设于同一衬底，各个嵌入式电容结构的第二电极可以连接为一整个公共电极。

在一实施方式中，该嵌入式电容结构的制备方法还可以包括：

步骤S210，在步骤S110之前，如图2所示，在一衬底101上形成第二支承层107。如此，在步骤110中，中间层201形成于第二支承层107远离衬底101的一侧。在步骤S130中，电容孔202贯穿第二支承层107。电容孔202在第二支承层107的部分可以为第二支承孔2022，第一电极104的第一端1041可以配合地穿设于第二支承孔2022中。如此，在去除中间层201后，第二支撑层可以实现对第一电极104的固定，确保第一电极104位置和结构的完整，保证嵌入式电容结构的良率。

在一实施方式中，如图16所示，该嵌入式电容结构的制备方法还可以包括：

步骤S310，在第二电极106远离衬底101的一侧形成平坦化层102，平坦化层102的材料可以为有机材料或者无机材料。在一实施方式中，平坦化层102的材料可以为多晶硅。

需要说明的是，尽管在附图中以特定顺序描述了本公开中方法的各个步骤，但是，这并非要求或者暗示必须按照该特定顺序来执行这些步骤，或是必须执行全部所示的步骤才能实现期望的结果。附加的或备选的，可以省略某些步骤，将多个步骤合并为一个步骤执行，以及\/或者将一个步骤分解为多个步骤执行等，均应视为本公开的一部分。

本公开还提供了一种嵌入式电容结构，如图15(展示了多个嵌入式电容结构)所示，该嵌入式电容结构包括第一支承层103、第一电极104、介电层105和第二电极106，其中，

第一支承层103设于一衬底101的一侧，且具有第一支承孔2021(如图3所示)；第一电极104(如图13所示)呈柱状且延伸方向与衬底101所在平面垂直；第一电极具有设于衬底101表面的第一端1041和远离衬底101的第二端1042，且第二端1042配合地穿设于第一支承孔2021；第一电极104设有电容槽205，且电容槽205的槽口设于第二端1042；第二端1042的一侧设有开口204，且开口204靠近衬底101的一端位于第一支承层103靠近衬底101的表面与衬底101之间；介电层105覆盖第一电极104；第二电极106覆盖介电层105。

可以理解的是，第一电极104呈柱状且具有电容槽205和开口204，因此，第一电极104在更具体的结构上为第二端1042具有缺口的桶状，其在第一端1041的横截面(垂直于延伸方向)为一平面或者环形，在第一端1041和第二端1042之间的部分(非设置开口204的部分)的横截面为一环形；其在设置开口204的部分的横截面为一具有缺口的环形。第一电极104呈柱状，指的是第一电极104在整体上沿垂直于衬底101所在平面的方向延伸。本领域技术人员知晓，第一电极所呈现的柱状，可以为非均匀尺寸的柱状，其垂直于延伸方向的一个横截面的形状或尺寸可以与另一个横截面的形状或尺寸不相同。

该嵌入式电容结构可以通过上述嵌入式电容结构的制备方法实施方式中所描述的制备方法进行制备，制备过程中不需要利用浸润式曝光机形成网格图案结构，且可以准确而高效地在第一电极104上形成开口204，避免了网格图案结构与电容孔对准不良导致的电容制备效率和良率的降低。

在一实施方式中，第一支承层103的材料可以为氮化硅。

在一实施方式中，第一支承层103的厚度可以为60～100纳米。

在一实施方式中，第一电极104的长度可以为800～1500纳米。第一电极104的长度，指的是第一电极104沿其延伸方向的长度，也是第一电极104远离衬底101的端面与衬底101之间的距离。

在一实施方式中，第一电极104垂直于其延伸方向的截面的最大尺寸可以为15～50纳米。

在一实施方式中，如图7所示，开口204靠近衬底101的一端与第一支承层103靠近衬底101的表面之间的距离h可以为50～100纳米。

在一实施方式中，嵌入式电容结构还包括第二支承层107，第二支承层107，设于衬底101与第一支承层103之间，且具有与第一支承孔2021对应的第二支承孔2022，第一端1041配合地穿设于第二支承孔2022。

其中，介电层105可以覆盖第一电极104暴露的表面，包括覆盖第一电极104暴露的内表面以及覆盖第一电极104的外表面暴露的部分。当然的，介电层104还可以覆盖部分第一支承层103、衬底101或第二支撑层107等。可以理解的是，由于第一电极104呈柱状且具有电容槽205，因此，第一电极104的内表面指的是形成电容槽205的表面；第一电极104的外表面，指的是远离电容槽205的表面。

所述介电层的材料可以为氧化铝、氧化硅、氧化锆和氮化硅中的一种或者多种。

由于第二电极106覆盖介电层105，介电层105覆盖第一电极104的内表面和外表面的部分区域，因此，第二电极106可以覆盖第一电极104的内表面和外表面的部分区域。相较于现有技术中，第二电极仅仅与第一电极的内表面之间形成电容，本公开的嵌入式电容结构的极板间面积更大，使得电容的容量更大。

在一实施方式中，嵌入式电容结构还包括平坦化层102，平坦化层102形成于第二电极106远离衬底的一侧。平坦化层102的材料可以为有机材料或者无机材料，例如可以为多晶硅等。

本公开还提供了一种存储装置，该存储装置可以包括上述嵌入式电容结构实施方式所描述的任一种嵌入式电容结构。

本公开实施方式的存储装置采用的嵌入式电容结构与上述嵌入式电容结构的实施方式中的嵌入式电容结构相同，因此，具有相同的有益效果，在此不再赘述。该存储装置可以为DRAM(动态随机存取存储器)或者其他存储装置。

可以理解的是，如图15所示，存储装置可以包括存储区域301和外围区域302，存储区域301中可以阵列的设置多个嵌入式电容结构。在一实施方式中，如图16所示，可以按照如下步骤形成该存储装置：

步骤S410，如图2所示，在一衬底101上形成覆盖存储区域301和外围区域302的中间层201。

步骤S420，如图2所示，在中间层201远离衬底101的一侧形成覆盖存储区域301和外围区域302的第一支承层103。

步骤S430，如图3所示，在存储区域301形成阵列设置的电容孔202；其中，衬底101在存储区域301表面可以阵列的设置有导电接触垫，各个电容孔202可以与各个导电接触垫一一对应的设置并暴露所对应的导电接触垫。

步骤S440，如图4所示，在各个电容孔202中形成第一电极104。

步骤S450，如图5和图6所示，在第一支承层103远离衬底101的一侧，以预设方向对各个第一电极104远离衬底101的一端(第二端1042)的部分区域进行离子注入，预设方向相对电容孔202的延伸方向倾斜。

步骤S460，如图7和图18所示，各个第一电极被注入离子的区域203，使得各个第一电极104具有开口204，且各个开口204暴露部分中间层201。

步骤S470，如图10所示，第一支承层103远离衬底101的一侧，形成一覆盖第一支承层103的保护层303。

步骤S480，如图10所示，在保护层303远离衬底101的一侧，形成一覆盖存储区域301的光刻胶层304。

步骤S490，如图11所示，去除保护层303和第一支承层103未被光刻胶层304覆盖的部分，暴露出外围区域302的中间层201。

步骤S4100，如图12所示，去除光刻胶层304和保护层303。

步骤S4110，如图13所示，去除中间层201。

步骤S4120，如图14所示，形成覆盖第一电极104的介电层105。

步骤S4130，如图15所示，形成覆盖介电层105的第二电极106。

其中，如图18所示，在步骤S460中，各个第一电极104的开口204设于对应的第一电极104的同一侧。

其中，在步骤S4120中，可以通过化学气相沉积等方法在各个暴露的表面形成介电层105。则介电层105可以覆盖第一电极104暴露的表面，包括覆盖第一电极104暴露的内表面以及覆盖第一电极104的外表面暴露的部分。当然的，介电层104还可以覆盖部分第一支承层103、衬底101等，使得不同的嵌入式电容结构之间的介电层105连接成为一个整体。

可以理解的是，由于第一电极104呈柱状且具有电容槽205，因此，第一电极104的内表面指的是形成电容槽205的表面；第一电极104的外表面，指的是远离电容槽205的表面。

其中，在步骤S4130中，第二电极106可以覆盖整个介电层105，如此各个不同的嵌入式电容结构之间的第二电极106可以连接成为一个整体，成为一个公共电极层。

在一实施方式中，存储装置的制备方法还可以包括：

步骤S4140，在第二电极106远离衬底的一侧形成平坦化层102。平坦化层102的材料可以为有机材料或者无机材料，例如可以为多晶硅等。

应可理解的是，本公开不将其应用限制到本说明书提出的部件的详细结构和布置方式。本公开能够具有其他实施方式，并且能够以多种方式实现并且执行。前述变形形式和修改形式落在本公开的范围内。应可理解的是，本说明书公开和限定的本公开延伸到文中和\/或附图中提到或明显的两个或两个以上单独特征的所有可替代组合。所有这些不同的组合构成本公开的多个可替代方面。本说明书所述的实施方式说明了已知用于实现本公开的最佳方式，并且将使本领域技术人员能够利用本公开。

设计图

嵌入式电容结构、存储装置论文和设计

嵌入式电容结构、存储装置论文和设计-赵忠强

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设计方案

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设计图

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