导读:本文包含了译码器论文开题报告文献综述、选题提纲参考文献及外文文献翻译，主要关键词:译码器,译码,算法,最小,职教,无线通信,编码器。
译码器论文文献综述
潘益玲,陶影[1]（2019）在《信息化教学模式在数字电子技术课堂中的实施——以“数码显示及显示译码器”为例》一文中研究指出将信息技术融入教育教学已成为高职院校课堂教学创新的主要形式,也是衡量教师教学能力的一个重要尺码。以数码显示及显示译码器为例,基于云课堂正确引导学生使用手机开展移动式、碎片化学习,使用PROTEUS仿真软件测试显示译码器电路,分析译码器功能、数码管类型,能够有效培养学生的创新实践能力。通过手机签到、讨论、抢答、摇一摇等多样化形式全员参与课堂互动,最大限度地激发了学生的学习兴趣,提高了课堂效率。(本文来源于《河北软件职业技术学院学报》期刊2019年04期）
林毅,董妮娅[2]（2019）在《基于FPGA的双二进制Turbo译码器的硬件实现》一文中研究指出针对宽带电力载波通信中采用的双二进制Turbo译码器,给出了一种基于FPGA的并行实现方案。该方案采用无交迭滑动窗的多路并行分块以及流水线结构,以Xilinx的XC7K410T为硬件平台,采用Verilog硬件描述语言来设计实现,给出了不同并行块数的实现结果。当数据块长为520字节时,4次迭代后,数据速率可达200 Mbit/s。测试结果表明,该方案占用资源少、译码速度快、性能指标满足要求,具有较好的应用价值。(本文来源于《微电子学》期刊2019年05期）
茅迪[3]（2019）在《一种全并行LDPC译码器及FPGA实现方法》一文中研究指出低密度校验(Low-Density Parity-Check)码作为迄今为止性能接近香农限的前向纠错码(FEC)之一,在无线通信、卫星通信和无线网络技术等领域获得了广泛的应用。随着5G技术的发展,通信系统对传输速率的需求逐渐增加,更高的传输速率对LDPC译码器的吞吐量提出了更高的要求。本文给出了一种全并行LDPC译码器设计,并采用理论分析和仿真结果分析相结合的方法,对LDPC码的并行译码方法进行了研究,给出了全并行译码器的FPGA实现方法。(本文来源于《现代导航》期刊2019年05期）
张弘,郭梁[4]（2019）在《多媒体教学课堂——数码显示译码器》一文中研究指出本文以《数字电子技术》课程中的一个重要教学内容——数码显示译码器为例,介绍了如何利用多媒体技术及教学做一体化的教学方法展开教学的详细过程及步骤,为提高这门的课程的教学效果提供了参考意见。(本文来源于《中国新通信》期刊2019年18期）
李山山,乔树山,李智[5]（2019）在《一种读写分离结构的SRAM译码器设计》一文中研究指出基于40 nm超低电压标准(40ULP)CMOS工艺,设计了一种读写分离的SRAM译码器电路结构,得到了具有更小的版图面积和功耗的新型SRAM电路,同时结合读写辅助电路改善了因工艺节点减小产生的数据存储不稳定问题。通过在0.9 V工作电压、200 MHz工作频率下对SRAM 6T结构存储单元进行测试。与使用传统译码器SRAM相比,写周期内动态功耗减小约29.17%,译码器版图面积减小约59.9%。实验结果表明:本结构在保证读写稳定性的基础上不仅提高了存储器的性能,并且减小了面积。(本文来源于《电子设计工程》期刊2019年14期）
曾洁,詹明,罗小红,杨超,邓熠[6]（2019）在《一种低存储容量Turbo码译码器结构设计及FPGA实现》一文中研究指出为满足高性能低功耗无线通信的要求,基于反向重算和线性估算的Turbo码译码器结构,通过改变其前向状态度量的存储方式,提出了一种低存储容量的低功耗译码器结构设计方案,并给出了FPGA实现结构。结果表明,与已有的Turbo码译码器结构相比,本设计的译码器结构使存储容量降低了65%,译码性能与Log-MAP算法接近;并且在25 MHz、50 MHz、75 MHz、100 MHz、125 MHz频率下,较传统的译码器结构相比,动态的存储容量功耗均下降50%左右,而总功耗分别降低了4. 97%、 8. 78%、 11. 93%、 14. 18%、 14. 65%。(本文来源于《电子技术应用》期刊2019年07期）
郝晓博[7]（2019）在《LDPC编译码器的实现》一文中研究指出LDPC编码技术是信道编码领域和信息论研究领域的重大成果之一,它具有和Turbo码相似甚至更好的译码性能极限,其译码延时低于Turbo码,而且因其良好的距离特性、较低的译码复杂度以及码长可灵活调整等特点,已经被当下许多通信标准所采用,比如5G-NR标准,802.11an标准,802.11ad标准等。LDPC编码算法和译码算法既要有强的可实现性又要保证设计实现出的编码器和译码器性能、数据吞吐量。本文以802.11ad标准中规定的QC-LDPC为基础,研究和讨论了LDPC编码器和译码器的设计与实现。对于QC-LDPC编码器,本文给出在不改变准循环和稀疏特性的条件下,利用校验矩阵的“部分逆矩阵”来重新安排数据处理流程,在保证同样数据吞吐情况下,该方法设计出的编码器相对于经典直接校验矩阵法可占用更少硬件资源。目前主流LDPC译码器架构主要有传统的最小和算法和新兴的随机计算算法。最小和算法的在译码器硬件面积和布线拥塞度上都具有瓶颈,导致设计出的译码器数据吞吐率很难得到提升;随机计算技术利用单比特随机流的数据表达形式可以克服这些难点,但是其存在译码延时大,而且其变量节点单元输入容易出现锁存状态等问题,影响译码收敛速度。本文设计实现了一种“松弛衰减半随机计算”(Relaxed-Half Stochastic,RHS)译码算法,它吸收了最小和算法与随机计算算法的优点,在硬件利用率和数据吞吐以及译码性能方面都有良好的表现。“松弛衰减半随机计算”的变量节点仍然使用对数BP算法,这一点与最小和算法相同,而在硬件复杂度高的校验节点使用随机比特流来表示数据,利用随机计算降低其设计难度,在译码器变量节点和校验节点之间的互联仍然保持单比特线宽,这使得译码器可以有良好的时序特性;本文在802.11ad标准3/4码率LDPC上做了RHS算法的优化,对某些关键参数进行了仿真和优化,并做了定点数据验证,比较了不同初始化策略下的译码性能,证明了RHS算法在短码LDPC上的有效性;最后在Xilinx的FPGA芯片上实现了全并行的RHS架构LDPC译码器,并做了针对性的优化设计。除此之外,本文还证明了“一步初始化”策略在基于计数器全随机译码算法上的优越性,仿真验证了该架构在802.11ad 3/4码率上的最优参数,并在FPGA上实现了该架构对应的译码器;最后通过比对这些译码算法,证明了RHS架构的优势。(本文来源于《电子科技大学》期刊2019-06-30）
谢天娇,李波,杨懋,闫中江[8]（2019）在《存储紧缩性高速QC-LDPC译码器的FPGA实现》一文中研究指出提出了一种高速部分并行准循环低密度奇偶校验码(quasi-cyclic low density parity check codes,QC-LDPC)译码器架构和该架构下的2种紧缩性存储策略,采用将多个相邻行的硬判决码字和外信息压缩到一个存储单元、硬判决待输出码字信息紧缩性存储及相对应的高速译码器架构,不仅减少了用于硬判决码字的存储块的数量,而且可以便于一个时钟周期内对多个数据同时进行访问并处理,从而提高了译码器的数据处理吞吐量。通过采用Xilinx XC4VLX160 FPGA实现CCSDS标准中的LDPC译码器验证了文中提出的这种紧缩性存储策略及其高速译码器架构可以有效地利用FPGA资源来实现高速译码器,实现结果显示该译码器在布局布线后时钟频率可以工作在250 MHz,译码器采用14次迭代,对应2 Gb/s的译码吞吐量。(本文来源于《西北工业大学学报》期刊2019年03期）
张占义,朱金达[9]（2019）在《基于子矩阵分裂技术的高速LDPC译码器设计与实现》一文中研究指出通过分析低密度奇偶校验(LDPC)码归一化最小和译码算法的特点,给出了LDPC码译码器整体结构和硬件实现的设计方案。通过分析与比较长码与短码的硬件实现参数,提出了一种在长码译码器两端分别增加串并、并串转换模块来提高译码速率以及能够提高译码并行度的译码校验矩阵的子矩阵分裂技术的设计思路。在具体的设计和实现中,详细介绍了译码器各模块的存储RAM与变量、校验节点更新处理模块的设计方案,同时还提出了迭代处理模块存储RAM的"空分"处理寻址方法。最后,测试结果表明,该译码器的稳定译码速率可达365 Mbps,从而实现了高速译码的设计要求,因此在卫星通信、5G移动通信等通信领域具有一定的应用前景。(本文来源于《电子测量与仪器学报》期刊2019年06期）
王中林[10]（2019）在《基于可重构FPGA的LDPC码编译码器设计》一文中研究指出随着5G通信技术的发展,通信速率越来越高。信号的频率也越来越高,面临的信道环境和信号衰减也越来越恶劣。为了满足对通信可靠性的更高要求,需要更加有效的信道编码方法。与此同时,随着FPGA的不断发展,更加灵活高效的FPGA在5G中的应用更加广泛。本文以5G中eMBB场景的LDPC码为基础,研究了基于可重构FPGA的LDPC码的编译码器设计,从而探索提高通信可靠性的硬件解决方案。本文首先介绍了LDPC码和部分重配置目前的研究现状、将来的发展变化和课题研究意义。随后针对5G中eMBB场景下的LDPC码分析了其基图和扩展因子的关系,并根据基图的特点给出了LDPC码的直接编码算法。对于LDPC码的译码算法,本文主要对比了SPA算法和MSA算法的性能差异,本文采用易于FPGA实现的MSA算法。其次,本文研究了部分重配置的基础理论,主要包括部分重配置的设计约束、设计流程和控制器IP核的参数及原理。然后首先确定了LDPC码编译码器的相关参数,接着根据部分重配置的设计约束规定了LDPC码编译码器的输入信号和输出信号。在此基础上完成了LDPC码编码器中校验位生成模块的可重构设计和译码器中校验结点更新模块和变量结点更新模块的可重构设计。接着基于可重构FPGA实现了多种控制方式下的部分重配置,分别是JTAG模式下的部分重配置、PL端控制比特流加载的部分重配置和PS端控制比特流加载的部分重配置。另外分析了以上叁种部分重配置实现方式的优点和缺点,采用PS端控制比特流加载的部分重配置方式来实现不同码长的LDPC码编码器和译码器。最后首先设计了可以变换码长的LDPC码编码器,本文主要采用了104和208这两种码长,利用直接编码算法。然后采用MSA译码算法设计了可以变换码长的LDPC码译码器,设计并实现了输入信息处理模块、校验结点更新模块、变量结点更新模块和控制模块。接着在ZC706开发板上实际测试了可以变换码长的LDPC码编码器,经验证可以实现不同编码模块的动态切换。(本文来源于《哈尔滨工业大学》期刊2019-06-01）
译码器论文开题报告
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
针对宽带电力载波通信中采用的双二进制Turbo译码器,给出了一种基于FPGA的并行实现方案。该方案采用无交迭滑动窗的多路并行分块以及流水线结构,以Xilinx的XC7K410T为硬件平台,采用Verilog硬件描述语言来设计实现,给出了不同并行块数的实现结果。当数据块长为520字节时,4次迭代后,数据速率可达200 Mbit/s。测试结果表明,该方案占用资源少、译码速度快、性能指标满足要求,具有较好的应用价值。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
译码器论文参考文献
[1].潘益玲,陶影.信息化教学模式在数字电子技术课堂中的实施——以“数码显示及显示译码器”为例[J].河北软件职业技术学院学报.2019
[2].林毅,董妮娅.基于FPGA的双二进制Turbo译码器的硬件实现[J].微电子学.2019
[3].茅迪.一种全并行LDPC译码器及FPGA实现方法[J].现代导航.2019
[4].张弘,郭梁.多媒体教学课堂——数码显示译码器[J].中国新通信.2019
[5].李山山,乔树山,李智.一种读写分离结构的SRAM译码器设计[J].电子设计工程.2019
[6].曾洁,詹明,罗小红,杨超,邓熠.一种低存储容量Turbo码译码器结构设计及FPGA实现[J].电子技术应用.2019
[7].郝晓博.LDPC编译码器的实现[D].电子科技大学.2019
[8].谢天娇,李波,杨懋,闫中江.存储紧缩性高速QC-LDPC译码器的FPGA实现[J].西北工业大学学报.2019
[9].张占义,朱金达.基于子矩阵分裂技术的高速LDPC译码器设计与实现[J].电子测量与仪器学报.2019
[10].王中林.基于可重构FPGA的LDPC码编译码器设计[D].哈尔滨工业大学.2019
论文知识图
