导读:本文包含了浮点加法论文开题报告文献综述、选题提纲参考文献及外文文献翻译，主要关键词:浮点,加法器,算法,加法,前导,前缀,算术。
浮点加法论文文献综述
张明,郑莉平,余宁梅[1]（2015）在《高速深流水线浮点加法单元的设计》一文中研究指出在X87执行环境下,采用基于Two-Path算法的并行深度流水线优化算法,设计了一种能够实现符合IEEE-754标准的单精度、双精度和扩展双精度及整型数据且舍入模式可控的高速浮点加法器。采用并行深度流水设计,经验证,功能满足设计要求,使用TSMC 65 nm工艺库进行综合,其工作频率可达900 MHz。(本文来源于《微型机与应用》期刊2015年20期）
范继聪,洪琪[2]（2013）在《单双精度浮点加法的可重构设计研究》一文中研究指出为了节约资源,提高浮点加法运算的灵活性,提出一种支持一个双精度浮点加法和两个并行的单精度浮点加法的可重构加法器结构。该加法器结构遵循IEEE754标准,可以实现在双精度浮点加法和单精度浮点加法之间的功能切换,实现资源重用。通过大量的测试验证,该结构功能完全正确。通过资源共用,可以避免资源闲置,综合结果显示该设计在比双精度浮点加法器多用23.5%面积的前提下,可以并行实现两个单精度浮点加法,比实现相同功能的一个双精度浮点加法器和两个单精度浮点加法器共节省40%左右的面积。(本文来源于《计算机工程与设计》期刊2013年11期）
陈爽,陈雷,林琢,刘英元[3]（2008）在《浮点加法的SystemC设计》一文中研究指出以IEEE754标准格式中的单精度格式为标准,进行浮点加法器的设计。SystemC作为一种基于C++语言的新型硬件设计语言比较原有的HDL语言在系统级建模、软硬件协调设计方面更具优势,因此也更适用于SoC的设计建模。通过对浮点加法流程的分析,以其算法设计和结构映射为例,对浮点加法步骤加以讨论,得出合适于标准格式的设计,并结合如何应用SystemC进行系统设计,给出浮点加法器部分模块的SystemC描述。(本文来源于《微处理机》期刊2008年05期）
靳战鹏[4]（2006）在《高速浮点加法运算单元的研究与实现》一文中研究指出浮点数可以表示高精度以及非常大的数值。因此,在当代的微处理器设计中,通常使用专用部件来完成浮点计算。浮点单元FPU(Floating Point Unit)成为图形加速器、DSPs和高性能计算机的基本部件。以往,芯片面积的大小限制了浮点单元的复杂性,但是随着集成电路工艺的不断发展,特征尺寸的不断缩小以及芯片面积的不断增大,这就为浮点处理单元的设计实现提供了设计基础。 由于浮点数字系统的复杂性,浮点运算的硬件实现在通常情况下要比定点部件慢。与此同时,很多应用程序,比如科学计算程序、叁维图形应用、数字信号处理、以及系统性能评测程序等等,都是属于浮点计算密集型的应用程序。这些程序的运行性能都不约而同的受到浮点运算的性能影响。因此,高性能浮点微处理单元的设计是非常有必要。 本文来源于国防“十五”重大预研项目“专用高性能微处理器的设计与实现”和西北工业大学研究生创业种子基金项目“高速浮点运算单元的设计与实现”,结合作者参与的“龙腾R2”微处理器的设计和研发工作,针对在高性能浮点算术中占有重要地位的浮点加法运算进行了分析和探讨,并完成了相关电路设计。 论文首先回顾了浮点处理器的发展历程,详细介绍了浮点算术领域的研究发展情况以及国内外在这一领域内典型的研究成果,阐明了浮点处理器广阔的应用范围和进行浮点算术研究的巨大意义。 其次在简要介绍了IEEE-754浮点算术标准的基础上,对业界主要的标准浮点基准测试程序进行定性分析,以此为性能衡量依据,针对在数据路径中占有至关重要作用的浮点加法单元进行分析和优化,以减小浮点指令的执行周期,达到提高浮点处理器运算性能的目的。 进而分析了浮点加法器的原理和运算过程,重点讨论了双通路(Two-Path)算法以及舍入合并的双通路算法。这些算法基于浮点加/减运算的某些特性,使各个操作步骤尽可能的并行化,来减少整个运算过程总的延时。 然后基于对浮点运算操作数特征的统计分析,发现浮点加法运算中操作数指数差值的分布规律,结合Two-Path算法,引入了一种叁数据通路(Triple Data Path)浮点加法器结构。进而,根据两条运算路径的具体特点,提出可变延时(VLA)算法,设计出了1、2、3周期可变延时浮点加法器。这两种算法都面向低功耗应用,以降低运算过程整体延时为目标。 最后针对高速浮点加法器中的核心部件——二进制加法器进行高速化设计。介绍了非常适合于VLSI实现的并行前缀加法器,基于不同的CMOS工艺,针对(本文来源于《西北工业大学》期刊2006-03-01）
李笑盈,孙富明,夏宏[5]（2002）在《浮点加法运算器前导1预判电路的实现》一文中研究指出提出了一种应用于浮点加法器设计中前导1预判电路(LOP)的实现方案。此方案的提出是针对进行浮点加减运算时,尾数相减的结果可能会产生若干个头零,对于前导1的判断将直接影响规格化左移的位数而提出的。前导1的预判与尾数的减法运算并行执行,而不是对减法结果的判断,同时,并行检测预判中可能产生的1位误差,有效缩短了整个加法器的延时。LOP电路设计采用VHDL语言门级描述,已通过逻辑仿真验证,并在浮点加法器的设计中得到应用。(本文来源于《计算机工程与应用》期刊2002年21期）
Г.Н.Соловьев,石国华[6]（1963）在《缩短浮点加法时间的一种方法》一文中研究指出引言提高通用计算机的速度是它的基本发展方向之一。目前提高机器速度的基本途径是: 1.减少访问操作存储器的时间; 2.与访问操作存储器的同时,执行算术运算和逻辑操作; 3.设计专用的逻辑线路; 4.提高元件速度。几乎所有上述几个方面都得到了实际应用。很自然,人们首先采用了提高速度的最有效的方法。缩短存储器存取时间就属于其中的一种。但是,除了目前已经实际应用的并能保证提高速度的上述几种途径以外,还有尚待解决的其它一些方法。多数通用机(“箭牌”及其它机器)是浮点机。浮点机的优点是数的范围大,从而(本文来源于《电子计算机动态》期刊1963年03期）
浮点加法论文开题报告
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
为了节约资源,提高浮点加法运算的灵活性,提出一种支持一个双精度浮点加法和两个并行的单精度浮点加法的可重构加法器结构。该加法器结构遵循IEEE754标准,可以实现在双精度浮点加法和单精度浮点加法之间的功能切换,实现资源重用。通过大量的测试验证,该结构功能完全正确。通过资源共用,可以避免资源闲置,综合结果显示该设计在比双精度浮点加法器多用23.5%面积的前提下,可以并行实现两个单精度浮点加法,比实现相同功能的一个双精度浮点加法器和两个单精度浮点加法器共节省40%左右的面积。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
浮点加法论文参考文献
[1].张明,郑莉平,余宁梅.高速深流水线浮点加法单元的设计[J].微型机与应用.2015
[2].范继聪,洪琪.单双精度浮点加法的可重构设计研究[J].计算机工程与设计.2013
[3].陈爽,陈雷,林琢,刘英元.浮点加法的SystemC设计[J].微处理机.2008
[4].靳战鹏.高速浮点加法运算单元的研究与实现[D].西北工业大学.2006
[5].李笑盈,孙富明,夏宏.浮点加法运算器前导1预判电路的实现[J].计算机工程与应用.2002
[6].Г.Н.Соловьев,石国华.缩短浮点加法时间的一种方法[J].电子计算机动态.1963
论文知识图
