全文摘要
本实用新型公开了一种高电源纹波抑制比的耗尽型参考电压源结构，它包括：耗尽型NMOS管M1；增强型NMOS管M2和M3；增强型PMOS管M4和M5，M1的栅级和源级接VSS；M1的漏级与M4的漏级和栅级相连接；M2的源级与VSS连接；M2的栅级与M3的源级和电阻R1、R2串联电路相连接；电阻R2下端接VSS，上端与R1下端相连接；M2的漏级与M3的栅级、M5的漏级相连接；M3的漏级与电源VCC连接；M4的源级、M5的源级与电源VCC连接；M5的栅级与M4的栅级和漏级相连接；输出vref接到电阻R1、R2之间，电阻R1、R2为可调电阻；解决了电源纹波抑制比不好等技术问题。
主设计要求
1.一种高电源纹波抑制比的耗尽型参考电压源结构，它包括：耗尽型NMOS管M1；增强型NMOS管M2和M3；增强型PMOS管M4和M5，其特征在于：M1的栅级和源级接VSS；M1的漏级与M4的漏级和栅级相连接；M2的源级与VSS连接；M2的栅级与M3的源级和电阻R1、R2串联电路相连接；电阻R2下端接VSS，上端与R1下端相连接；M2的漏级与M3的栅级、M5的漏级相连接；M3的漏级与电源VCC连接；M4的源级、M5的源级与电源VCC连接；M5的栅级与M4的栅级和漏级相连接；输出vref接到电阻R1、R2之间，电阻R1、R2为可调电阻。
设计方案
1.一种高电源纹波抑制比的耗尽型参考电压源结构，它包括：耗尽型NMOS管M1；增强型NMOS管M2和M3；增强型PMOS管M4和M5，其特征在于： M1的栅级和源级接VSS； M1的漏级与M4的漏级和栅级相连接； M2的源级与VSS连接； M2的栅级与M3的源级和电阻R1、R2串联电路相连接；电阻R2下端接VSS，上端与R1下端相连接； M2的漏级与M3的栅级、M5的漏级相连接；M3的漏级与电源VCC连接； M4的源级、 M5的源级与电源VCC连接； M5的栅级与M4的栅级和漏级相连接；输出vref接到电阻R1、R2之间，电阻R1、R2为可调电阻。
2.根据权利要求1所述的一种高电源纹波抑制比的耗尽型参考电压源结构，其特征在于：所述增强型NMOS管 M3替换为耗尽型NMOS管。
3.根据权利要求2所述的一种高电源纹波抑制比的耗尽型参考电压源结构，其特征在于：它还包括耗尽型NMOS 管M6； M6的源级与地连接； M6的栅级和漏级相连且与M2的源级相连接。
4.根据权利要求3所述的一种高电源纹波抑制比的耗尽型参考电压源结构，其特征在于：它还包括：耗尽型NMOS 管M10，增强型PMOS管M7、M8和M9，电容C1和C2； M2的漏级与M5漏级、M3栅级和M7栅级相连接；电阻R1、R2串联，R2下端接VSS，输出vref接在R1、R2中间； M3源级与vreg相连； M和M5的源级与verg相连； M5的栅级与M4的栅级和漏级相连接； M6的源级接VSS； M7的漏级接VSS； M7的源级与vreg相连； M8漏级接vreg； M8和M9的源级接VCC； M8的栅级与M9的栅级和漏级相连接； M10的源级和栅级与VSS相连； M10的漏级与M9的栅级和漏级相连；电容C1下级板接VSS，上级板接vreg；电容C2下级板接VSS，上级板与M7的栅级、M5的漏级、M3的栅级和M2的漏级相连接。
设计说明书
技术领域
本实用新型属于电子技术领域，尤其涉及一种高电源纹波抑制比的耗尽型参考电压源结构。
背景技术
现有技术的耗尽型参考电压源结构主要采用一个耗尽型NMOS管M11和一个增强型NMOS管M12串联组成，由于采用标准的CMOS工艺制备，耗尽型NMOS管M11的衬底只能接地，所以会有体效应。工艺角发生变化时，器件的仿真参数会有所区别。当器件体效应很显著时会导致耗尽型NMOS管M11的阈值电压发生改变，在供电电压不改变的情况下，对耗尽型NMOS管M11的导通效果会有影响，使源级输出电压改变。在温度范围不变的情况下影响到输出vref的温度系数。由于输出电压的变化影响，使电源纹波抑制比不好。
实用新型内容：
本实用新型要解决的技术问题是：提供一种高电源纹波抑制比的耗尽型参考电压源结构，以解决现有技术的耗尽型参考电压源结构在工艺角发生变化时，体效应会影响到输出vref的温度系数，且电源纹波抑制比不好等技术问题。
本实用新型技术方案：
一种高电源纹波抑制比的耗尽型参考电压源结构，它包括：耗尽型NMOS管M1；增强型NMOS管M2和M3；增强型PMOS管M4和M5， M1的栅级和源级接VSS； M1的漏级与M4的漏级和栅级相连接； M2的源级与VSS连接； M2的栅级与M3的源级和电阻R1、R2串联电路相连接；电阻R2下端接VSS，上端与R1下端相连接； M2的漏级与M3的栅级、M5的漏级相连接； M3的漏级与电源VCC连接； M4的源级、 M5的源级与电源VCC连接； M5的栅级与M4的栅级和漏级相连接；输出vref接到电阻R1、R2之间，电阻R1、R2为可调电阻。
所述增强型NMOS管 M3替换为耗尽型NMOS管。
它还包括耗尽型NMOS 管M6； M6的源级与地连接； M6的栅级和漏级相连且与M2的源级相连接。
耗尽型NMOS 管M10，增强型PMOS管M7、M8和M9，电容C1和C2； M2的漏级与M5漏级、M3栅级和M7栅级相连接；电阻R1、R2串联，R2下端接VSS，输出vref接在R1、R2中间； M3源级与vreg相连； M和M5的源级与verg相连； M5的栅级与M4的栅级和漏级相连接； M6的源级接VSS； M7的漏级接VSS； M7的源级与vreg相连； M8漏级接vreg； M8和M9的源级接VCC； M8的栅级与M9的栅级和漏级相连接； M10的源级和栅级与VSS相连； M10的漏级与M9的栅级和漏级相连；电容C1下级板接VSS，上级板接vreg；电容C2下级板接VSS，上级板与M7的栅级、M5的漏级、M3的栅级和M2的漏级相连接。
本实用新型的有益效果：
本实用新型与现有技术的耗尽型参考电压源结构相比有以下优点:
通过对参考电压源结构的改进，降低了电源电压VCC变化对输出电压的影响。提高了输出vref的电源纹波抑制比；
通过增加MOS管进行温度系数补偿，降低了工艺角变化对输出vref温度系数的影响。
电容C1的增加，提高了vref的高频输入电压纹波抑制比。
解决了现有技术的耗尽型参考电压源结构在工艺角发生变化时，体效应会影响到输出vref的温度系数，且电源纹波抑制比不好等技术问题。
附图说明
图1为现有技术的耗尽型参考电压源结构示意图；
图2为具体实施例1结构示意图；
图3为具体实施例2结构示意图；
图4为具体实施例3结构示意图；
图5为具体实施例4结构示意图。
具体实施方式：
具体实施例1：
一种高电源纹波抑制比的耗尽型参考电压源结构：
M1为耗尽型NMOS；M2，M3为增强型NMOS；M4，M5为增强型PMOS。消除了体效应对输出vref温度系数的影响，同时可以通过修调R1的值来保证输出vref的精度。
在连接方式上MOS管M1的栅级和源级接VSS；MOS管M1的漏级与MOS管M4的漏级和栅级相连接；MOS管M2的源级与VSS连接；MOS管M2的栅级与MOS管M3的源级和电阻R1、R2串联电路相连接；电阻R2下端接VSS，上端与R1下端相连接；MOS管M2的漏级与MOS管M3的栅级、MOS管M5的漏级相连接；MOS管M3的漏级与电源VCC连接；MOS管M4的源级、MOS管M5的源级与电源VCC连接；MOS管M5的栅级与MOS管的M4的栅级和漏级相连接；输出vref接到电阻R1、R2之间。
具体实施例2：
一种改进的高电源纹波抑制比的耗尽型参考电压源：
和具体实施例1的区别在于MOS管M3为耗尽型NMOS，拓宽了该电路的最低工作电压。
具体实施例3：
一种改进的高电源纹波抑制比的耗尽型参考电压源：
M1为耗尽型NMOS；M2为增强型NMOS；M3为耗尽型NMOS；M4，M5为增强型PMOS。在结构2的基础上增加一耗尽型NMOS M6。当工艺角发生变化时，输出vref的温度系数会由于M1阈值电压的变化而改变，由于M1和M6均为耗尽型NMOS，会对输出vref的温度系数进行补偿，降低了工艺角变化对输出vref温度系数的影响。
在连接方式上MOS管M1的栅级和源级接地；MOS管M1的漏级与MOS管M4的漏级和栅级相连接；MOS管M6的源级与地连接；MOS管M6的栅级和漏级相连且与MOS管M2的源级相连接；MOS管M2的栅级与MOS管M3的源级和R1、R2串联的串联电路相连接；电阻R2下端接VSS，上端与R1下端相连接；MOS管M2的漏级与MOS管M3的栅级和MOS管M5漏级相连接；MOS管M4的源级和MOS管M5的源级与电源VCC相连接；MOS管M5的栅级与MOS管M4的栅级和漏级相连接；MOS管M3的源级与电源电压VCC相连接；输出vref接到电阻R1、R2之间。
具体实施例4：
一种改进的高电源纹波抑制比的耗尽型参考电压源：
M1为耗尽型NMOS；M2为增强型NMOS；M3为耗尽型NMOS；M4，M5为增强型PMOS；M6为耗尽型NMOS。M10为耗尽型NMOS，M7，M8，M9为增强型PMOS，C1、C2为电容。vreg=(1+R1\/R2)*VREF+Vgs（M3）+Vgs(M7),不随Vcc的变化而变化；由于M7，M4,M5均为PMOS，保证了M5的Vds和M4相同，且不受温度变化的影响。提高了输出vref的电源纹波抑制比，C1有助于提高vref的高频输入电压纹波抑制比。C2的作用在于环路稳定性补偿。
在连接方式上MOS管M1的栅级和源级与VSS相连接；MOS管M1的漏级与MOS管M4的漏级和栅级相连接；MOS管M2的源级与MOS管M6的栅级和漏级相连接；MOS管M2的栅级和MOS管M3的漏级、电阻R1上端相连接；MOS管M2的漏级与MOS管M5漏级，MOS管M3栅级，MOS管M7栅级相连接；电阻R1、R2串联，R2下端接VSS，输出vref接在R1、R2中间；MOS管M3源级与vreg相连；MOS管M4,MOS管M5的源级与verg相连；MOS管M5的栅级与MOS管M4的栅级和漏级相连接；MOS管M6的源级接VSS；MOS管M7的漏级接VSS；MOS管M7的源级与vreg相连；MOS管M8漏级接vreg；MOS管M8和MOS管M9的源级接VCC；MOS管M8的栅级与MOS管M9的栅级和漏级相连接；MOS管M10的源级和栅级与VSS相连；MOS管M10的漏级与MOS管M9的栅级和漏级相连；电容C1下级板接VSS，上级板接vreg；电容C2下级板接VSS，上级板与MOS管M7的栅级、MOS管M5的漏级、MOS管M3的栅级、MOS管M2的漏级相连接。
设计图
相关信息详情
申请码:申请号:CN201921092684.7
申请日:2019-07-12
公开号:公开日:国家:CN
国家/省市:52(贵州)
授权编号:CN209784846U
授权时间:20191213
主分类号:G05F1/565
专利分类号:G05F1/565
范畴分类:申请人:贵州导芯集成电路科技有限公司
第一申请人:贵州导芯集成电路科技有限公司
申请人地址:550081 贵州省贵阳市贵阳国家高新技术产业开发区金阳科技产业园硕博创业园B栋607室
发明人:马先林;马奎;郎宁;杨发顺;陈国辉
第一发明人:马先林
当前权利人:贵州导芯集成电路科技有限公司
代理人:商小川
代理机构:52100
代理机构编号:贵阳中新专利商标事务所 52100
优先权:关键词:当前状态:审核中
类型名称:外观设计