导读:本文包含了分数频率综合器论文开题报告文献综述、选题提纲参考文献及外文文献翻译，主要关键词:频率,分频,分数,相位,锁相环,噪声,射频。
分数频率综合器论文文献综述
王征晨,武照博,齐全文,王兴华[1]（2019）在《应用于K波段分数分频频率综合器的多模分频器设计与优化》一文中研究指出基于TSMC 90 nm CMOS工艺设计一款多模分频器,可以实现的分频比的范围为32～39.详细介绍了多模分频器的各部分模块,包括双模预定标器、S计数器和P计数器,分析并且讨论了P计数器加入与不加入重新定时电路的时序图.本文设计的分频器应用于K波段高速分数分频频率综合器.测试结果表明应用改进后的多模分频器,频率综合器的带内噪声可以优化15 dB,频偏10 kHz和频偏1 kHz的相位噪声可达到81.30 dBc/Hz和72.44 dBc/Hz.(本文来源于《北京理工大学学报》期刊2019年11期）
曲韩宾,谷江,丁理想,高博,张晓朋[2]（2019）在《卫星通信系统CMOS分数分频频率综合器设计》一文中研究指出基于CMOS工艺,设计了一款可用于无线卫星通信系统的低相噪、低杂散、24 bit分数分频频率综合器。频率综合器内部集成LC压控振荡器(VCO),通过自动增益控制电路调整VCO输出频率,采用电荷泵偏移电流线性化技术及Δ-Σ调制器加抖动技术改善相位噪声和杂散性能。在整数模式和分数模式下,带内相位噪声分别为-106.2 dBc/Hz和-99.7 dBc/Hz。VCO的输出频率为1.68～2.08 GHz,10 MHz频偏处相位噪声为-147.88 dBc/Hz。鉴相杂散和分数杂散均低于-72 dBc,分数模式下均方根抖动为634 fs。锁相环底噪声因子和闪烁噪声因子分别为-218.4 dBc/Hz和-249.6 dBc/Hz。频率综合器功率为75 mW,版图面积为1.2 mm×0.8 mm。(本文来源于《半导体技术》期刊2019年02期）
梁鸿志[3]（2018）在《基于CMOS工艺的分数锁相环频率综合器关键技术研究》一文中研究指出在雷达及无线通信的收发系统中锁相环频率综合器主要用于载波的产生,所以锁相环系统性能的优劣直接关系到收发机中数据调制/解调的准确性。此外在雷达通信中,对信道切换速度和频率扫描范围均由严格要求,反映在锁相环系统性能参数即为锁定时间和调谐范围。所以对于宽输出范围、低相位噪声和快速锁定的锁相环频率综合器研究是目前模拟集成电路行业的趋势和热点,本设计基于CMOS工艺针对于上述要求和挑战从系统整体和各模块具体实现展开了深入研究。本论文首先从锁相环频率综合器电路的发展历程、类型分类和基础原理等方面阐述了电路设计难点及系统参数性能所关联的模块。为了从反馈系统层面上对环路稳定性和传输特性进行分析,对电荷泵模块进行输出电流连续性假设从而建立系统线性时不变的s域模型。再者,通过对ku波段雷达收发系统中锁相环性能需求分析具体到各模块所需的初步设计参数指标。其次,阐述了鉴频鉴相器(PFD)常规的电路结构及各模块组成,在保证性能需求下选择了功耗较低的真单项锁存(TSPC)结构的DFF结构,为了追求实际情况下的低噪性能,其中在用于消除死区时间的复位延时模块由可控延时链构成。基于目前已有的提高电流匹配的运放钳位结构介绍,提出了本设计中为了应对更多场景的可编程电荷泵结构。在C类VCO结构基础上采用了反馈偏置环结构不仅优化了相位噪声同时提高了模块起振的可靠性,详细说明了VCO各电子器件在设计过程中的参数分析和计算。再者,反馈通路中的可编程分频器模块由预模四分频、双模分频器、吞咽脉冲分频器和数字的Delta-sigma调制器构成,介绍了各模块的基本电路结构和工作原理。着重介绍了数字ΔΣ调制器实现的两类结构,分析了各类型的噪声传输特性。最后,由于射频模块版图中的非理想性,阐述了版图绘制中的注意事项,并给出了本设计中系统版图和仿真结果。基于TSMC 65nm工艺、1.2V电源电压,其加上PAD后版图总面积为1933 m×1552 m(3.00mm~2)。采用6-bit电容阵列结构实现了中心频率15GHz,频率覆盖范围为13.5GHz~17.5GHz,锁定时间小于50us,且不同工艺角下高频相噪不高于-106.22dBc/Hz@1MHz,低频相噪不高于-110.8dBc/Hz@1MHz。(本文来源于《西安电子科技大学》期刊2018-06-01）
宋韦[4]（2016）在《UHF RFID阅读器中∑△分数频率综合器的优化设计》一文中研究指出物联网的兴起推动了无线通信系统的发展,超高频射频识别技术(UHF RFID)是其中的代表,其广泛应用也促进了阅读器的发展。而频率综合器是阅读器的重要组成模块,用来完成发射、接收链路的频率转换,其性能在很大程度上决定了阅读器在复杂环境中的标签读取效率。根据UHF RFID阅读器中发射机和接收机对本振信号相位噪声的要求,本文采用∑-△小数分频频率综合器的结构,在系统分析其噪声特性的基础上推导出了环路各项参数和各组成模块的技术指标,包括环路带宽、滤波器参数、电荷泵电流、压控振荡器的压控增益等,并通过行为级仿真验证了参数的合理性。本文设计并实现了鉴频鉴相器(PFD)、电荷泵(CP)、压控振荡器(VCO)、可编程分频器、∑-△调制器以及自动频率校准(AFC)等电路。其中PFD采用传统叁态结构,并加入延时回路以消除“死区”;CP采用带有共源共栅运算放大电路的结构来增加电流匹配度并且设计成电流可调的结构,仿真结果表明CP的电流在95μA~123μA可调且充放电电流的匹配度达到84%;VCO采用互补交叉耦合结构并加入开关电容阵列改善调谐范围与相位噪声的矛盾;可编程分频器采用六级除2/除3基本分频单元级联,每个单元利用交叉耦合对的负电阻特性设计成高速电流模逻辑锁存器,仿真结果表明分频比是64~127之间,步进为1的任意整数;AFC电路采用比较计数器的结构,基于逐次逼近算法,可选择VCO的最佳频率控制字,降低锁定时间。本设计采用SMIC 0.18μm CMOS工艺,包括焊盘在内的整个版图的面积是1495×1059μm~2。后仿真结果表明,在86~96的分频比内,锁定时间小于35μs,能够输出四路正交差分信号,满足要求。在电源电压1.8V的情况下,整体功耗大概为30mW。(本文来源于《南京邮电大学》期刊2016-11-18）
梁亮[5]（2016）在《低电压CMOS分数分频锁相环频率综合器关键技术研究》一文中研究指出锁相环频率综合器是无线通信系统中的关键模块,其具有输出信号频谱纯净、功耗低、实现和应用成本低等特点,因此被广泛应用在射频前端无线收发机中为发射端基带信号上变频或接收端射频信号下变频提供本振信号。此外,无线收发机中的通信信道选择也是由频率综合器来完成的。随着当前无线通信的快速发展和智能便携终端的广泛普及,采用先进CMOS工艺制造的全集成收发机SOC已经成为低成本无线设备的主流选择,并且正在向更低的功耗,更高的集成度、更多的通信模式和功能方向不断迈进。因此必须设计具有宽输出频率范围的低功耗、低相位噪声锁相环频率综合器来适应以上的趋势。本文围绕低电压锁相环频率综合器设计所面对的挑战展开,着重对其中关键模块的电路设计进行了研究。本文的主要工作包含以下几个方面:首先研究了锁相环频率综合器的系统设计方法,通过建立锁相环的S域线性时不变(LTI)系统模型来分析和研究环路的动态特性和稳定性,并且以之为指导来设计高阶环路滤波器。此外,通过推导环路内部各模块噪声转换为相位噪声的传递函数,得到了整数分频和分数分频锁相环的相位噪声分析模型,运用此模型可以在系统顶层设计时就对相位噪声进行优化。低电压条件下传统B类VCO的性能会发生严重退化,而在理论上更适合低电压应用的C类VCO却存在可靠性差、振幅和相位噪声对PVT变化和频率调谐过程敏感等问题。为了解决这些问题,本文提出了一种新的C类VCO结构,包含两个控制环路。一个低频共模信号反馈环路用于将交叉耦合对晶体管偏置在C类工作模式,另一个振幅信号反馈环路用于控制振幅并使之稳定。得益于创新的双反馈环路设计,本文提出的VCO能在起振时产生时变的谐振腔偏置电流,从而具有与传统B类VCO相似的启动过程,在可靠性方面获得了显着的提升。此外,该新型VCO还具备振幅调节功能,能在实际应用根据特定需求来设置最佳工作点,实现功耗和相位噪声指标的优化。为了验证新VCO结构的有效性,本文采用0.18μm CMOS工艺设计并实现了一款双环反馈C类VCO原型芯片。测试结果显示:该原型VCO的频率调谐范围为4.55-5.16GHz,在1.5V电源电压下芯片功耗为2.78mW。当工作在5GHz振荡频率时,距离载波频率1MHz频率偏移处的相位噪声是-123.3dBc/Hz,对应得到的FOM值为-192.8dBc/Hz。本文针对低电压应用提出了一种输出电流可编程高性能电荷泵。该电荷泵由两个子电荷泵组成,其中每个子电荷泵利用反馈控制和复制偏置技术来保证各自的输出电流具有精确的匹配性。在宽输出电压范围内,这两个子电荷泵的输出电流被设计成具有相反的变化趋势,因此利用电流求和结构就能使两者的变化相互补偿,从而得到恒定的总输出电流。该电荷泵采用0.13μm CMOS工艺设计,能编程输出50μA到1.55mA的电流,并以50μA为调节步进。在1.2V电源电压下,输出电压从0.1V变化到1.05V时,后仿结果显示该电荷泵输出总电流的失配率和变化率不超过0.15%和5%。近乎理想的电流匹配特性能将参考杂散减小到尽可能低的水平,同时还能将电荷泵引起的环路非线性降到最低,而良好的输出电流稳定性则有助于环路带宽保持恒定。关于频率综合器中其他关键模块的研究,例如鉴频鉴相器、数字ΔΣ调制器、可编程分频器、双模预分频器等,在本文的相关章节做了详细讨论。最后,采用0.13μm CMOS工艺设计并实现了一款分数分频锁相环频率综合器原型芯片,面积为1.68mm2。其中VCO采用本文提出的新型结构,频率调谐范围是4.4-5.4GHz。频率综合器输出的正交I/Q信号是VCO输出信号的二分频结果,能覆盖2.2GHz到2.7GHz的频率范围。该锁相环频率综合器采用MASH1-1-1结构的数字ΔΣ调制器来实现分数分频功能。测试结果显示:在1.2V的电源电压下,频率综合器原型芯片的总功耗为12.5mW,在要求的输出频率范围内,距离载波1MHz频率偏移处的相位噪声不超过-122dBc/Hz,而且参考杂散和分数杂散均未超过-70dBc。(本文来源于《西安电子科技大学》期刊2016-03-01）
陈欣[6]（2015）在《一种星载应答机用分数分频频率综合器设计》一文中研究指出在卫星测控通信应用中,频率综合器常作为星载测控应答机射频收发机的射频本振。传统的整数分频频率综合器频率分辨率与接收频点精度要求之间存在差距,影响了射频接收机对接收本振频点的适应性。设计一种具有一定空间环境适应性,噪声及杂散性能较好的分数分频频率综合器对解决当前星载测控应答机频点适应性,提高其设计稳定和调试效率具有重要意义。本文介绍了频率综合器基本原理、空间环境适应性设计基本原则和分数分频锁相环的基本理论;从锁相式频率综合器噪声和杂散抑制方法及Delta-Sigma调制器噪声整形原理入手,设计出一种基于MASH结构DSM调制技术的分数分频频率综合器。本文主要研究了频率综合器空间环境适应性设计及噪声抑制方法、MASH结构的分数杂散抑制特性,并进行了相关理论推导和仿真验证。本文最后详细介绍了频率综合器的硬件设计和全数字MASH1-1-1结构的软件设计过程,并对硬件实现及测试情况进行了介绍。本课题最终实现的频率综合器相位噪声低至-83dBc/Hz@10kHz、分数杂散抑制约为-30dBc、频率分辨率达到100Hz,硬件工作温度范围可达-40℃~+85℃,抗辐射总剂量达100 krad(Si),并具备一定的抗SEU能力,课题设计满足了预期的指标要求,且易于向卫星工程应用转化,具有较好的应用前景。(本文来源于《上海交通大学》期刊2015-01-01）
侯兴江[7]（2014）在《24 GHz FMCW雷达收发机中分数分频频率综合器的研究与设计》一文中研究指出目前,车载雷达在汽车安全驾驶中发挥着很重要的作用,而频率综合器是雷达收发机中不可缺少的部分,其性能往往影响着整个雷达系统的性能。本论文根据24GHz FMCW雷达收发机对频率综合器的性能要求,从系统环路参数以及模块电路出发,对整个频率综合器进行了系统建模仿真以及电路模块性能优化设计,主要进行了如下的研究工作：从锁相环频率综合器的基本结构出发,分析了系统环路参数对稳定性的影响；紧接着对系统进行了相位噪声建模,分析各个电路模块噪声对系统输出信号相位噪声的影响,以及总结出优化相位噪声的一些方法；最后讨论了雷达收发机对频率综合器的要求。针对所采用的频率综合器架构,对其中的射频、模拟、数字电路模块分别进行研究。射频电路主要完成了24GHz低相位噪声压控振荡器以及低功耗预分频器的设计；模拟电路主要是指电荷泵,实现了输出电流的小变化、低失配：数字电路包括多模分频器、E△调制器以及波形发生器等,主要进行了行为级设计。最后采用TSMC 65nm CMOS工艺对射频电路模块进行流片,芯片面积为0.8mm*0.62mm,包括压控振荡器以及两级二分频器；芯片工作电压为1.2V,当分频器输出信号频率为5.89GHz时,频偏1MHz处的相位噪声为-111dBc/Hz,整个芯片的功耗为35mW。对分数分频频率综合器系统进行环路参数设计并建模仿真验证,然后基于之前设计的电路进行系统分析,最后完成整个系统版图设计以及性能优化。整个系统采用TSMC 65nm CMOS工艺进行电路以及版图设计,总的版图面积为1.5mm*0.87mm,系统仿真锁定时间为3us左右。(本文来源于《复旦大学》期刊2014-04-15）
郑立博[8]（2014）在《应用于UHF RFID系统中的∑-△分数频率综合器的研究与设计》一文中研究指出超高频射频识别（UHF RFID）是当前应用最为广泛的一种非接触式无线通信技术，其工作频率为860MHz~960MHz。频率综合器是其中最为关键的模块之一，它能够输出稳定、可综合、低噪声的本振信号，其性能影响甚至决定着整个无线收发系统的性能，以及阅读器在复杂通信环境中的标签读取效率。根据UHF RFID的相关协议要求，确立了本文设计的∑-△分数频率综合器的系统指标。采用Verilog-A语言对主要模块进行行为级建模及仿真。设计了鉴频鉴相器（PFD），电荷泵（CP），环路滤波器（LF），压控振荡器（VCO），可编程分频器，除2分频器，∑-△小数调制器以及自动频率校准电路（AFC）等子模块。其中，PFD采用边沿触发型D触发器结构，带有延时回路，且无死区。CP采用带有共源共栅运算放大器的单端输出结构，仿真表明充放电电流在输出电压为0.25V~1.6V的范围内保持基本一致，失配度低于0.3%。LPF采用叁阶无源低通结构。VCO采用互补交叉耦合对结构，带有开关电容阵列，以提升相位噪声，仿真显示相位噪声性能为-98.64dBc/Hz@200kHz，-117.1dBc/Hz@1MHz。可编程分频器采用基于除2/除3基本分频单元的级联式结构，可实现任意整数且步长为1的分频比，级联六级以后的分频比变化范围为64~127，满足86~96的设计要求，仿真显示相位噪声为-167.4dBc/Hz@100kHz，-173.1dBc/Hz@1MHz。除2分频器采用电流模逻辑（CML）结构的D锁存器构成，可输出频率为860MHz~960MHz的I/Q正交差分信号。∑-△小数调制器采用单环叁阶MASH1-1-1结构，可将量化噪声推至高频处，并用滤波器滤除，降低了小数杂散。AFC电路采用比较计数器的结构，设计了一种基于逐次逼近算法的比较逻辑，可自动选择压控振荡器的最优控制字，仿真表明环路在86~96的分频比变化范围内均能正确锁定。采用标准0.18μm CMOS工艺，设计了∑-△分数频率综合器的芯片版图，包括焊盘在内的芯片尺寸为1425μm×1161μm。后仿真结果表明，环路锁定时间小于40μs，在86~96的分频比变化范围内，输出四路I/Q正交差分信号，输出频率范围为860MHz~960MHz。当输出频率为905MHz时，相位噪声为-90.1dBc/Hz@100kHz，-112.3dBc/Hz@1MHz，满足设计要求。在电源电压为1.8V的情况下，芯片的整体功耗约为25mW。(本文来源于《南京邮电大学》期刊2014-02-01）
冯焱,罗阳,陈贵灿[9]（2013）在《具有稳定环路带宽功能的多模分数频率综合器》一文中研究指出针对多模式频率综合器在模式转换中的稳定性问题,提出了一种以分频比校正电荷泵电流来稳定环路带宽的方法,使系统在各个模式下环路带宽的变化均保持在很小的范围内.该电荷泵校正电路应用于一个多模式分数频率综合器,该频率综合器在3个定位系统的7个模式下均能稳定可靠工作.仿真结果表明:在7种模式下,归一化环路带宽ICP KVCOωVCO的变化范围为-3.3%~3.3%.该频率综合器在每种模式下的带内相位噪声均小于-93dBc/Hz,在带外频偏1MHz处,相位噪声均小于-119dBc/Hz.各个模式锁定时间均小于24μs,在1.8V电源电压下,功耗为15.21mW.(本文来源于《西安电子科技大学学报》期刊2013年05期）
刘杰[10]（2013）在《分数分频频率综合器中噪声折迭问题的研究与电路设计》一文中研究指出数字电视标准多样性、下一代数字电视标准以及人们对于高清电视转播的需求,给射频接收机关键模块之一的频率综合器的设计带来了诸多挑战。如何获得宽的频率调谐范围及低的相位噪声性能是频率综合器设计的难点。而在电荷泵型频率综合器中,存在着噪声折迭问题,使其难以获得低的相位噪声性能。本文主要围绕解决噪声折迭问题和提高带内相位噪声性能展开工作,在线性化技术、分频器链的设计等方面提出相应的理论分析及相关解决方法,并通过芯片实现及测试来加以验证。论文回顾了电荷泵型频率综合器的基本结构,介绍了分数分频频率综合器的几个关键性能指标。分析了ΣΔ型分数分频频率综合器的基本结构,确定了ΣΔ调制器的噪声模型。结合∑△调制器量化噪声的模型和频率综合器的噪声模型给出了ΣΔ型分数分频频率综合器噪声模型并分析了调制器量化噪声到环路输出相位噪声的转换过程,重点分析了电路非线性引起的带外量化噪声折叠回带内恶化带内相位噪声的机制。通过对电路非线性以及引起噪声折叠的机制的理论分析,提出了一种线性化的技术,设计了线性鉴频鉴相器(PFD)电路,完全消除了噪声折迭的影响,同时避免恶化参考杂散性能及增加电路设计难度。分析了分频器对于降低相位噪声的作用,设计了分频器链电路,获得了覆盖VHF和UHF波段、低相位噪声的正交本振信号。在前面理论分析及电路设计的基础上,参与设计的频率综合器在TSMC0.18-μm CMOS工艺下实现流片,芯片面积为840μmX970μm,功耗36mW,带内相位噪声为-107dBc/Hz,比起有噪声折迭问题的频率综合器,带内相位噪声有大于10dB/Hz的优化。积分相位误差<0.6。,参考杂散<-74dBc,无任何校正条件下I/Q信号镜像抑制比>45dB,锁定时间<30μs。(本文来源于《复旦大学》期刊2013-05-01）
分数频率综合器论文开题报告
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
基于CMOS工艺,设计了一款可用于无线卫星通信系统的低相噪、低杂散、24 bit分数分频频率综合器。频率综合器内部集成LC压控振荡器(VCO),通过自动增益控制电路调整VCO输出频率,采用电荷泵偏移电流线性化技术及Δ-Σ调制器加抖动技术改善相位噪声和杂散性能。在整数模式和分数模式下,带内相位噪声分别为-106.2 dBc/Hz和-99.7 dBc/Hz。VCO的输出频率为1.68～2.08 GHz,10 MHz频偏处相位噪声为-147.88 dBc/Hz。鉴相杂散和分数杂散均低于-72 dBc,分数模式下均方根抖动为634 fs。锁相环底噪声因子和闪烁噪声因子分别为-218.4 dBc/Hz和-249.6 dBc/Hz。频率综合器功率为75 mW,版图面积为1.2 mm×0.8 mm。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
分数频率综合器论文参考文献
[1].王征晨,武照博,齐全文,王兴华.应用于K波段分数分频频率综合器的多模分频器设计与优化[J].北京理工大学学报.2019
[2].曲韩宾,谷江,丁理想,高博,张晓朋.卫星通信系统CMOS分数分频频率综合器设计[J].半导体技术.2019
[3].梁鸿志.基于CMOS工艺的分数锁相环频率综合器关键技术研究[D].西安电子科技大学.2018
[4].宋韦.UHFRFID阅读器中∑△分数频率综合器的优化设计[D].南京邮电大学.2016
[5].梁亮.低电压CMOS分数分频锁相环频率综合器关键技术研究[D].西安电子科技大学.2016
[6].陈欣.一种星载应答机用分数分频频率综合器设计[D].上海交通大学.2015
[7].侯兴江.24GHzFMCW雷达收发机中分数分频频率综合器的研究与设计[D].复旦大学.2014
[8].郑立博.应用于UHFRFID系统中的∑-△分数频率综合器的研究与设计[D].南京邮电大学.2014
[9].冯焱,罗阳,陈贵灿.具有稳定环路带宽功能的多模分数频率综合器[J].西安电子科技大学学报.2013
[10].刘杰.分数分频频率综合器中噪声折迭问题的研究与电路设计[D].复旦大学.2013
论文知识图
