检测电路及时钟数据恢复电路论文和设计

全文摘要

公开了一种检测电路及时钟数据恢复电路。该鉴相器包括：主电路，用于根据数据输入信号和参考时钟信号提供多个中间信号和调节指示信号，第一检测单元，用于根据数据输入信号、参考时钟信号、相应的中间信号以及超前于参考时钟信号的第一时钟信号生成第一逻辑信号；第二检测单元，用于根据数据输入信号、参考时钟信号、相应的中间信号以及滞后于参考时钟信号的第二时钟信号生成第二逻辑信号；以及判断单元，用于根据第一逻辑信号、第二逻辑信号和数据输入信号之间的逻辑关系生成指示信号，指示信号表征数据输入信号所需的抖动补偿类型。该检测电路的指示信号表征数据输入信号所需的抖动补偿类型，从而采取相应措施来降低误码率。

主设计要求

1.一种检测电路，其特征在于，包括：主电路，用于根据数据输入信号和参考时钟信号提供多个中间信号和调节指示信号，第一检测单元，用于根据所述数据输入信号、所述参考时钟信号、相应的所述中间信号以及超前于所述参考时钟信号的第一时钟信号生成第一逻辑信号；第二检测单元，用于根据所述数据输入信号、所述参考时钟信号、相应的所述中间信号以及滞后于所述参考时钟信号的第二时钟信号生成第二逻辑信号；以及判断单元，用于根据所述第一逻辑信号、所述第二逻辑信号和所述数据输入信号之间的逻辑关系生成指示信号，所述指示信号表征所述数据输入信号所需的抖动补偿类型。

设计方案

1.一种检测电路，其特征在于，包括：

主电路，用于根据数据输入信号和参考时钟信号提供多个中间信号和调节指示信号，

第一检测单元，用于根据所述数据输入信号、所述参考时钟信号、相应的所述中间信号以及超前于所述参考时钟信号的第一时钟信号生成第一逻辑信号；

第二检测单元，用于根据所述数据输入信号、所述参考时钟信号、相应的所述中间信号以及滞后于所述参考时钟信号的第二时钟信号生成第二逻辑信号；以及

判断单元，用于根据所述第一逻辑信号、所述第二逻辑信号和所述数据输入信号之间的逻辑关系生成指示信号，所述指示信号表征所述数据输入信号所需的抖动补偿类型。

2.根据权利要求1所述的检测电路，其特征在于，所述指示信号包括第一指示信号、第二指示信号和第三指示信号，

如果所述第一逻辑信号为高电平，且当所述数据输入信号电平状态改变时，所述第二逻辑信号为高电平，则所述第一指示信号有效，

如果所述第二逻辑信号为高电平，且当所述数据输入信号电平状态改变时，所述第一逻辑信号为高电平，则所述第二指示信号有效，

如果所述第一逻辑信号和\/或所述第二逻辑信号为高电平，且当所述数据输入信号电平状态改变时，所述第一逻辑信号和\/或所述第二逻辑信号的电平状态保持不变，则所述第三指示信号有效。

3.根据权利要求1所述的检测电路，其特征在于，所述参考时钟信号的周期为T，所述第一时钟信号和所述参考时钟信号的相位差大于0且不大于T\/4，所述第二时钟信号和所述参考时钟信号的相位差大于0且不大于T\/4。

4.根据权利要求1所述的检测电路，其特征在于，

所述主电路包括第一触发器、第二触发器、第三触发器、第四触发器、第一异或门和第二异或门，

所述中间信号包括第一中间信号、第二中间信号、第三中间信号和第四中间信号，

所述调节指示信号包括第一调节指示信号和第二调节指示信号，

所述第一触发器根据所述数据输入信号和所述参考时钟信号生成所述第一中间信号，

所述第二触发器根据所述第一中间信号和所述参考时钟信号生成所述第二中间信号，

所述第三触发器根据所述数据输入信号和所述参考时钟信号的互补信号生成所述第三中间信号，

所述第四触发器根据所述第三中间信号和所述参考时钟信号生成所述第四中间信号，

所述第一异或门根据所述第二中间信号和所述第四中间信号生成所述第一调节指示信号，

所述第二异或门根据所述第一中间信号和所述第四中间信号生成所述第二调节指示信号。

5.根据权利要求4所述的检测电路，其特征在于，

所述第一检测单元包括第五触发器、第六触发器和第三异或门，

所述第二检测单元包括第七触发器、第八触发器和第四异或门，

所述第五触发器根据所述数据输入信号和所述第一时钟信号的互补信号生成第一采样信号，所述第六触发器根据所述第一采样信号和所述参考时钟信号生成所述第一逻辑信号，

所述第七触发器根据所述数据输入信号和所述第二时钟信号的互补信号生成第二采样信号，所述第八触发器根据所述第二采样信号和所述参考时钟信号生成所述第二逻辑信号。

6.根据权利要求1所述的检测电路，其特征在于，

进行检测时，开启所述第一检测单元、所述第二检测单元和所述判断单元，

停止检测时，关断所述第一检测单元、所述第二检测单元和所述判断单元。

7.一种时钟数据恢复电路，其特征在于，包括：

如权利要求1至6任一项所述的检测电路，所述检测电路的所述主电路生成恢复出的数据信号；以及

时钟生成单元，用于提供时钟信号，所述时钟信号包括所述参考时钟信号、所述第一时钟信号和所述第二时钟信号，所述时钟信号的带宽受控于所述指示信号。

8.根据权利要求7所述的时钟数据恢复电路，其特征在于，还包括：均衡器，用于接收原始信号并向所述原始信号提供补偿信号，以生成所述数据输入信号，所述补偿信号的增益受控于所述指示信号。

9.根据权利要求8所述的时钟数据恢复电路，其特征在于，

所述指示信号包括第一指示信号、第二指示信号和第三指示信号，

如果所述第一逻辑信号为高电平，且当所述数据输入信号电平状态改变时，所述第二逻辑信号为高电平，则所述第一指示信号有效，

如果所述第二逻辑信号为高电平，且当所述数据输入信号电平状态改变时，所述第一逻辑信号为高电平，则所述第二指示信号有效，

如果所述第一逻辑信号和\/或所述第二逻辑信号为高电平，且当所述数据输入信号电平状态改变时，所述第一逻辑信号和\/或所述第二逻辑信号的电平状态保持不变，则所述第三指示信号有效，

其中，当所述第一指示信号有效时，所述补偿信号的增益减小，

当所述第二指示信号有效时，所述补偿信号的增益增加，

当所述第三指示信号有效时，所述时钟信号的带宽增加。

10.根据权利要求8所述的时钟数据恢复电路，其特征在于，

在开始接收所述原始信号前，所述时钟生成单元提供所述第一时钟信号和所述第二时钟信号以进行信号检测，

在接收所述原始信号之后，所述时钟生成单元停止提供所述第一时钟信号和所述第二时钟信号以停止信号检测。

11.根据权利要求7所述的时钟数据恢复电路，其特征在于，所述时钟生成单元包括：

时钟发生器，用于生成所述第一时钟信号；

第一延时单元，用于根据所述第一时钟信号生成所述参考时钟信号；以及

第二延时单元，用于根据所述参考时钟信号生成所述第二时钟信号，

其中，所述参考时钟信号的周期为T，所述第一时钟信号和所述参考时钟信号的相位差大于0且不大于T\/4，所述第二时钟信号和所述参考时钟信号的相位差大于0且不大于T\/4。

12.根据权利要求7所述的时钟数据恢复电路，其特征在于，还包括：

滤波器，连接至所述检测电路，用于根据所述调节指示信号生成电压信号，

其中，所述滤波器的输出端连接至所述时钟生成单元，所述时钟生成单元还根据所述电压信号生成恢复出的时钟信号，并将所述恢复出的时钟信号提供至所述检测电路。

设计说明书

技术领域

本实用新型涉及数字通信技术领域，更具体地，涉及一种检测电路及时钟数据恢复电路。

背景技术

时钟数据恢复电路(Clock and Data Recovery,CDR)是高速收发器的核心模块，而高速收发器是通信系统中的重要组成部分。当数据流在串行数据线路中传输时，并没有附带时钟信号，串行数据接收端需通过时钟数据恢复电路从接收到的数据输入信号中提取同步时钟，并利用该同步时钟对数据输入信号重新采样，得到稳定可靠的数据。然而，高速互连电路的数据输入信号经过长距离传输以后信号质量往往会有严重的损失，此外环境噪声会进一步恶化信号质量，从而造成数据输入信号的误码率(symbol error rate,SER)不满足需求，接收端恢复数据难度加大。

长距离传输信号损失一般表现为码间干扰(Inter Symbol Interference,ISI)。图1示出了现有技术的时钟数据恢复电路的波形图。如图1所示，当传输信道带宽不足以传输数据输入信号时，即意味着单个信号周期的时间长度无法使数据输入信号能够完好的建立。如t1和t2处所示，输出信号无法在一个周期内建立到最高电压以及无法在一个周期内恢复至最低电压，因此该信号在恢复之后其上升沿和下降沿就会相对理想信号有所偏差。当传输信道带宽进一步变小，信号有可能会在两个周期的时间内也无法建立，将会产生更复杂的码间干扰现象并带来更大的时间偏差，从而导致信号的质量进一步的恶化，甚至信号无法在一个周期内超过V _{0<\/sub>\/2，使得信号无法正常恢复。为了解决码间干扰的问题，现有技术在输出端进行预加重以及在输入接收端加均衡器(Equalizer,EQ)，其原理均为增加高频增益，以补偿信道的高频损失。但是过度的增加高频增益，使得信号高频部分过补偿也会导致信号抖动变差，并且也会造成功耗的浪费。}

另一个影响数据输入信号性能的因素就是噪声，在数据输入信号产生、传输以及接收的过程中，都会有噪声引入从而导致数据输入信号质量变差。当输入信号噪声较大的时候，需要时钟数据恢复电路带宽增加以跟踪输入信号的抖动，从而正确的恢复信号。但时钟数据恢复电路的带宽增加也会导致时钟数据恢复电路本身的抖动变大，从而影响误码率。

码间干扰和噪声都影响信号质量，造成高误码率，但是两者的解决方法并不一样。并且高速互连设备的信道环境并不是一成不变的，如网络接口、视频接口等，不同的用户所用的连线材质以及连线长度都很不一样，工作的环境也不相同，无法使用完全相同的配置解决所有的用户需求。

实用新型内容

鉴于上述问题，本实用新型的目的在于提供一种检测电路及时钟数据恢复电路，其中，根据数据输入信号、第二逻辑信号和第一逻辑信号判断数据输入信号抖动的原因，从而根据判断的结果分别调整均衡器和带宽来降低误码率。

根据本实用新型的一方面，提供一种检测电路，包括：主电路，用于根据数据输入信号和参考时钟信号提供多个中间信号和调节指示信号，第一检测单元，用于根据所述数据输入信号、所述参考时钟信号、相应的所述中间信号以及超前于所述参考时钟信号的第一时钟信号生成第一逻辑信号；第二检测单元，用于根据所述数据输入信号、所述参考时钟信号、相应的所述中间信号以及滞后于所述参考时钟信号的第二时钟信号生成第二逻辑信号；以及判断单元，用于根据所述第一逻辑信号、所述第二逻辑信号和所述数据输入信号之间的逻辑关系生成指示信号，所述指示信号表征所述数据输入信号所需的抖动补偿类型。

优选地，所述指示信号包括第一指示信号、第二指示信号和第三指示信号，如果所述第一逻辑信号为高电平，且当所述数据输入信号电平状态改变时，所述第二逻辑信号为高电平，则所述第一指示信号有效，如果所述第二逻辑信号为高电平，且当所述数据输入信号电平状态改变时，所述第一逻辑信号为高电平，则所述第二指示信号有效，如果所述第一逻辑信号和\/或所述第二逻辑信号为高电平，且当所述数据输入信号电平状态改变时，所述第一逻辑信号和\/或所述第二逻辑信号的电平状态保持不变，则所述第三指示信号有效。

优选地，所述参考时钟信号的周期为T，所述第一时钟信号和所述参考时钟信号的相位差大于0且不大于T\/4，所述第二时钟信号和所述参考时钟信号的相位差大于0且不大于T\/4。

优选地，所述主电路包括第一触发器、第二触发器、第三触发器、第四触发器、第一异或门和第二异或门，所述中间信号包括第一中间信号、第二中间信号、第三中间信号和第四中间信号，所述调节指示信号包括第一调节指示信号和第二调节指示信号，所述第一触发器根据所述数据输入信号和所述参考时钟信号生成所述第一中间信号，所述第二触发器根据所述第一中间信号和所述参考时钟信号生成所述第二中间信号，所述第三触发器根据所述数据输入信号和所述参考时钟信号的互补信号生成所述第三中间信号，所述第四触发器根据所述第三中间信号和所述参考时钟信号生成所述第四中间信号，所述第一异或门根据所述第二中间信号和所述第四中间信号生成所述第一调节指示信号，所述第二异或门根据所述第一中间信号和所述第四中间信号生成所述第二调节指示信号。

优选地，所述第一检测单元包括第五触发器、第六触发器和第三异或门，所述第二检测单元包括第七触发器、第八触发器和第四异或门，所述第五触发器根据所述数据输入信号和所述第一时钟信号的互补信号生成第一采样信号，所述第六触发器根据所述第一采样信号和所述参考时钟信号生成所述第一逻辑信号，所述第七触发器根据所述数据输入信号和所述第二时钟信号的互补信号生成第二采样信号，所述第八触发器根据所述第二采样信号和所述参考时钟信号生成所述第二逻辑信号。

优选地，进行检测时，开启所述第一检测单元、所述第二检测单元和所述判断单元，停止检测时，关断所述第一检测单元、所述第二检测单元和所述判断单元。

根据本实用新型的另一方面，提供一种时钟数据恢复电路，包括：如上所述的检测电路，所述检测电路的所述主电路生成恢复出的数据信号；以及时钟生成单元，用于提供时钟信号，所述时钟信号包括所述参考时钟信号、所述第一时钟信号和所述第二时钟信号，所述时钟信号的带宽受控于所述指示信号。

优选地，还包括：均衡器，用于接收原始信号并向所述原始信号提供补偿信号，以生成所述数据输入信号，所述补偿信号的增益受控于所述指示信号。

优选地，在开始接收所述原始信号前，所述时钟生成单元提供所述第一时钟信号和所述第二时钟信号以进行信号检测，在接收所述原始信号之后，所述时钟生成单元停止提供所述第一时钟信号和所述第二时钟信号以停止信号检测。

优选地，所述时钟生成单元包括：时钟发生器，用于生成所述第一时钟信号；第一延时单元，用于根据所述第一时钟信号生成所述参考时钟信号；以及第二延时单元，用于根据所述参考时钟信号生成所述第二时钟信号，其中，所述参考时钟信号的周期为T，所述第一时钟信号和所述参考时钟信号的相位差大于0且不大于T\/4，所述第二时钟信号和所述参考时钟信号的相位差大于0且不大于T\/4。

优选地，还包括：滤波器，连接至所述检测电路，用于根据所述调节指示信号生成电压信号，其中，所述滤波器的输出端连接至所述时钟生成单元，所述时钟生成单元还根据所述电压信号生成恢复出的时钟信号，并将所述恢复出的时钟信号提供至所述检测电路。

本实用新型提供的检测电路及时钟数据恢复电路，根据数据输入信号、第一逻辑信号和第二逻辑信号之间的相位关系区分数据输入信号中由于码间干扰和噪声引起的抖动，并根据判断的结果分别去调整均衡器和带宽，从而使误码率降到最低。进一步地，该检测电路及时钟数据恢复电路不需要持续工作，可以仅在通道建立的时候或者间隔一段时间启动一次，不会给原有的接收端电路带来额外的功耗。

附图说明

通过以下参照附图对本实用新型实施例的描述，本实用新型的上述以及其他目的、特征和优点将更为清楚，在附图中：

图1示出了根据现有技术的时钟数据恢复电路的波形图；

图2示出了根据现有技术的鉴相器的电路结构示意图；

图3示出了根据现有技术的鉴相器的时序图；

图4示出了根据本实用新型实施例的时钟数据恢复电路的结构框图；

图5示出了根据本实用新型实施例的时钟生成单元的示意图；

图6示出了根据本实用新型实施例的时钟生成单元的时序图；

图7示出了根据本实用新型实施例的鉴相器的电路结构示意图。

附图标记列表

100 时钟数据恢复电路

110 均衡器

120 时钟生成单元

121 第一延时单元

122 第二延时单元

123 时钟发生器

130 鉴相器

131 主电路

132 第一检测单元

133 第二检测单元

140 判断单元

150 滤波器

200 检测电路

具体实施方式

以下将参照附图更详细地描述本实用新型的各种实施例。在各个附图中，相同的元件采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。

下面结合附图和实施例，对本实用新型的具体实施方式作进一步详细描述。

图2示出了根据现有技术的鉴相器的电路结构示意图；图3示出了根据现有技术的鉴相器的时序图。

锁相环(Phase-locked loops,PLL)是时钟数据恢复电路的核心部件，鉴相器是锁相环电路中的关键部件。如图2所示，以bang-bang鉴相器类型的时钟数据恢复电路为例，现有技术的鉴相器包括第一级触发器和第二级触发器和逻辑电路。第一级触发器包括触发器Q1和触发器Q2，用于对数据输入信号进行采样，得到数据采样序列。第二级触发器包括触发器Q3和触发器Q4，用于对数据采样序列进行重新定时，输出恢复出的数据信号。逻辑电路包括异或门U1和异或门U2，用于比较数据采样序列和恢复出的数据信号之间的相位差而输出相位差信号UP和DN。

如图3所示，当时钟数据恢复电路锁定时，时钟信号CKS的下降沿与输入的数据输入信号DIN的翻转沿对齐，从而保证在时钟信号CKS上升沿采数据的时候有最大的裕度。因为时钟信号CKS的下降沿与数据输入信号DIN的翻转沿对齐，所以时钟信号CKS下降沿采样数据输入信号DIN时有可能采到数据输入信号DIN翻转之前的数据也有可能采样到数据输入信号DIN翻转之后的数据，当不考虑非理想效应时两者出现的概率基本一致。

时钟数据恢复电路会促使时钟信号CKS去跟踪数据输入信号DIN的抖动，但如果数据输入信号DIN的抖动是由ISI引起的，传统设计时钟信号CKS无法判断，会导致时钟信号CKS的变化方向与码间干扰的方向相反，加大了误码率，而如果数据输入信号DIN的抖动是由噪声引起的，则需要时钟信号CKS能够快速跟踪数据输入信号DIN的变化。因此码间干扰和噪声对时钟数据恢复电路响应带宽的要求并不一致，即如果抖动是码间干扰引起的，时钟数据恢复电路尽量不去跟踪，而抖动如果是噪声引起的，时钟数据恢复电路应该尽可能的跟踪上。

为了解决这码间干扰和噪声正好相反的需求，本申请通过检测信号的抖动特性并记录，然后在数字电路中统计并分析其抖动原因为码间干扰还是噪声，如果为码间干扰则调整前端放大电路的均衡器特性或者如果传输协议有反向传输指令的功能可以调整发送级的预加重特性，如果是噪声则调整时钟数据恢复电路带宽使时钟数据恢复电路能更好的跟踪输入信号。

图4示出了根据本实用新型实施例的时钟数据恢复电路的结构框图。

如图4所示，本实用新型实施例的时钟数据恢复电路100包括均衡器110、时钟生成单元120、鉴相器130、判断单元140以及滤波器150。检测电路200包括鉴相器130和判断单元140。

均衡器110连接至鉴相器120的第一输入端，用于接收外部电路向其输入的原始数据输入信号，并对所述原始数据输入信号进行补偿，生成数据输入信号，并将数据输入信号传输至鉴相器120。

时钟生成单元120的输出端连接至鉴相器130，用于提供时钟信号。时钟生成单元120的第一输出端、第二输出端和第三输出端分别产生参考时钟信号CKS、超前时钟信号CSK_LEAD(即第一时钟信号)和滞后时钟信号CKS_LAG(即第二时钟信号)。

鉴相器130的第一输入端连接至均衡器110，用于接收数据输入信号，鉴相器130的第二输入端、第三输入端和第四输入端分别连接至时钟生成单元130的第一输出端、第二输出端和第三输出端，分别接收参考时钟信号CKS、超前时钟信号CSK_LEAD和滞后时钟信号CKS_LAG。鉴相器130用于产生数据采样序列和恢复出的数据信号Q2，并比较数据采样序列和恢复出的数据信号Q2之间的相位差而输出相位差信号UPL(即第一逻辑信号)、相位差信号DNL(即第二逻辑信号)、相位差信号UP(即第一调节控制信号)和相位差信号DN(即第二调节控制信号)。

判断单元140用于接收恢复出的数据信号Q2以及相位差信号UPL、UP、DN和DNL，并将其转换为并行数据，降低频率，采用数字信号判断数据输入信号以及相位差信号UPL和DNL之间的关系，从而判断引起数据输入信号抖动的原因，并根据判断的结果产生至少两个指示信号以分别调整均衡器110的高频增益和时钟生成单元120的带宽。例如，判断单元140生成第一指示信号和第二指示信号用于调节均衡器110的高频增益，判断单元140生成第三指示信号用于调节时钟生成单元120的带宽。判断单元140例如包括微控制器(microcomputer,MCU)。

优选地，当均衡器110的高频增益和时钟生成单元120的带宽调整完毕之后，关闭超前时钟信号CSK_LEAD和滞后时钟信号CKS_LAG两条采样通路以及判断单元140，以降低功耗。

优选地，仅在收发器的传输通道建立时或者间隔一段时间开启超前时钟信号CSK_LEAD和滞后时钟信号CKS_LAG两条采样通路以及判断单元140，以降低功耗，且不会影响时钟数据恢复电路的性能。

在该实施例中，如果相位差信号DNL和UPL出现1的次数较少，则判断单元140的判定结果为误码率较小，不用对均衡器120时钟生成单元120进行调整。如果相位差信号DNL和UPL出现1的次数较多，则判断单元140的判定结果为误码率较大，需进一步对数据输入信号抖动的原因进行分析。

当连续多个不变的数据输入信号发生变化时，如果相位差信号UPL总为1，且数据输入信号连续翻转时相位差信号DNL经常为1，则判断单元140的判定结果为码间干扰严重，判断单元140生成第一指示信号传输至均衡器120，从而对均衡器120进行调节，降低高频增益。

当连续多个不变的数据输入信号发生变化时，如果相位差信号DNL总为1，且数据输入信号连续翻转时相位差信号UPL经常为1，则判断单元140的判定结果为码间干扰严重，判断单元140生成第二指示信号传输至均衡器120，从而对均衡器120进行调节，增加高频增益。

如果相位差信号DNL或UPL连续为1，且与数据输入信号的序列样式无关，则认为输入抖动较大，时钟生成单元120的带宽不足以正常的跟踪，判断单元140生成第二指示信号传输至时钟生成单元120，以提高时钟生成单元120的带宽。

检测电路200包括鉴相器130和判断单元140，用于对数据输入信号进行检测，并至少产生检测信号，所述检测信号至少包括一个上述判定结果。优选的，检测电路200还输出根据检测信号生成的至少两个指示信号，用于根据所述判定结果分别对均衡器110和时钟生成单元120进行控制。

滤波器150连接至鉴相器140的输出端，时钟生成单元120连接至滤波器150的输出端，滤波器150和时钟生成单元120用于接收鉴相器150产生的相位差信号UP和DN，并输出恢复出的时钟信号。

图5示出了根据本实用新型实施例的时钟生成单元的示意图；图6示出了根据本实用新型实施例的时钟生成单元的时序图。

如图5所示，本实用新型实施例的时钟生成单元120例如包括第一延时单元151、第二延时单元122和时钟发生器123，用于提供时钟信号。时钟生成单元120的第一输出端、第二输出端和第三输出端分别产生参考时钟信号CKS、超前时钟信号CSK_LEAD和滞后时钟信号CKS_LAG。

时钟发生器123生成超前时钟信号CSK_LEAD，并将超前时钟信号CSK_LEAD传输至第一延时单元121；第一延时单元121根据超前时钟信号CSK_LEAD生成参考时钟信号CKS，并将参考时钟信号CKS传输至第二延时单元122，第二延时单元122生成滞后时钟信号CKS_LAG。时钟发生器123例如包括压控振荡器、相位插值器或石英晶体谐振器中的至少一个。

如图6所示，以参考时钟信号CKS的相位为基准，参考时钟信号CKS的周期为T。超前时钟信号CSK_LEAD比参考时钟信号CKS超前，超前时钟信号CSK_LEAD与参考时钟信号CKS之间的相位差大于0，小于等于T\/4；滞后时钟信号CKS_LAG比参考时钟信号CKS滞后，滞后时钟信号CKS_LAG与参考时钟信号CKS之间的相位差大于0，小于等于T\/4。优选地，超前时钟信号CSK_LEAD与参考时钟信号CKS之间的相位差等于T\/8；滞后时钟信号CKS_LAG与参考时钟信号CKS之间的相位差等于T\/8。

图7示出了根据本实用新型实施例的鉴相器的电路结构示意图。

如图7所示，本实用新型实施例的鉴相器130包括主电路131、第一检测单元132和第二检测单元133。

主电路131包括触发器Q1、触发器Q2、触发器Q3、触发器Q4、异或门U1以及异或门U2。触发器Q1根据数据输入信号DIN和参考时钟信号CKS生成第一中间信号，触发器Q1根据第一中间信号和参考时钟信号CKS生成第二中间信号，触发器Q3根据数据信号DIN和参考时钟信号的互补信号生成第三中间信号，触发器Q4根据第三中间信号和参考时钟信号CKS生成第四中间信号，异或门U1根据第二中间信号和第四中间信号生成第一调节指示信号，异或门U2根据第一中间信号和第四中间信号生成第二调节指示信号。主电路131将第二中间信号作为恢复出的数据信号DIN输出给下一级接收电路。

第一检测单元132包括触发器Q5、触发器Q6和异或门U3。触发器Q5根据数据信号DIN和超前时钟信号CSK_LEAD的互补信号生成第一采样信号，第六触发器根据第一采样信号和参考时钟信号CKS生成第一逻辑信号，

第二检测单元133包括触发器Q7、触发器Q8和异或门U4。触发器Q7根据数据信号DIN和滞后时钟信号CKS_LAG的互补信号生成第二采样信号，触发器Q8根据第二采样信号和参考时钟信号CKS生成第二逻辑信号。触发器Q1至Q8例如均为D触发器。

与现有技术相比，增加了包括触发器Q5、触发器Q6和异或门U3的第一检测单元以及包括触发器Q7、触发器Q8和异或门U4的第二检测单元，利用数据输入信号DIN、超前时钟信号CSK_LEAD和滞后时钟信号CKS_LAG信号产生DNL和UPL两个信号。因为超前时钟信号CKS_LEAD先于参考时钟信号CKS，所以如果UPL信号为1，则可认为参考时钟信号CKS落后数据输入信号DIN过多；因为滞后时钟信号CKS_LAG迟于参考时钟信号CKS，所以如果DNL信号为1，则可认为参考时钟信号CKS领先数据输入信号DIN过多；UPL信号和DNL信号如果经常为1，则表示参考时钟信号CDR跟踪数据输入信号DIN比较困难，时钟相对于数据有较大的抖动。

依照本实用新型的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该实用新型仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本实用新型的原理和实际应用，从而使所属技术领域技术人员能很好地利用本实用新型以及在本实用新型基础上的修改使用。本实用新型仅受权利要求书及其全部范围和等效物的限制。

设计图

检测电路及时钟数据恢复电路论文和设计

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