全文摘要
本实用新型公开了一种TS流IP封装包接收解析系统,包括互相连接的FPGA和以太网PHY芯片，所述以太网PHY芯片的输入端与千兆网口连接，用于将接收的TS流IP封装包送至所述FPGA，所述FPGA包括依次通信连接的MAC模块、IP\/UDP\/RTP解析模块和TS缓存控制模块，FPGA还包括时钟管理模块和ARP模块，所述时钟管理模块用于控制所述TS缓冲控制模块、IP\/UDP\/RTP解析模块、MAC模块和ARP模块的时钟信号，所述ARP模块与MAC模块通信连接。本实用新型采用FPGA纯硬件方式，具有稳定性高、成本低、移植灵活等特点。
主设计要求
1.一种TS流IP封装包接收解析系统，其特征在于，包括互相连接的FPGA和以太网PHY芯片，所述以太网PHY芯片的输入端与千兆网口连接，用于将接收的TS流IP封装包送至所述FPGA，所述FPGA包括依次通信连接的MAC模块、IP\/UDP\/RTP解析模块和TS缓存控制模块，FPGA还包括时钟管理模块和ARP模块，所述时钟管理模块用于控制所述TS缓冲控制模块、IP\/UDP\/RTP解析模块、MAC模块和ARP模块的时钟信号，所述ARP模块与MAC模块通信连接。
设计方案
1.一种TS流IP封装包接收解析系统，其特征在于，包括互相连接的FPGA和以太网PHY芯片，所述以太网PHY芯片的输入端与千兆网口连接，用于将接收的TS流IP封装包送至所述FPGA，所述FPGA包括依次通信连接的MAC模块、IP\/UDP\/RTP解析模块和TS缓存控制模块，FPGA还包括时钟管理模块和ARP模块，所述时钟管理模块用于控制所述TS缓冲控制模块、IP\/UDP\/RTP解析模块、MAC模块和ARP模块的时钟信号，所述ARP模块与MAC模块通信连接。
2.根据权利要求1所述的一种TS流IP封装包接收解析系统，其特征在于，所述时钟管理模块提供25MHz或125MHz时钟输出。
设计说明书
技术领域
本实用新型涉及IP数据包解析技术领域，具体的说，是一种TS流IP封装包接收解析系统。
背景技术
随着信息化技术的不断提高，全IP化传输和接收已成为传统TS流业务的重要技术手段，能实现对TS流数据IP封装包的接收、解析，恢复成TS流的方法就显得尤为重要。目前实现对TS流IP封装包接收解析的技术方案主要有软件实现方式以及硬件加部分软件实现方式，利用CPU芯片或CPU芯片+DSP(FPGA)芯片实现，这些方法主要存在对CPU性能要求高、移植成本高、实现方法不灵活。
实用新型内容
本实用新型的目的在于提供一种TS流IP封装包接收解析系统，用于解决现有技术中用硬件加软件实现对TS流IP封装包接收解析移植成本高、实现方法不灵活的问题。
本实用新型通过下述技术方案解决上述问题：
一种TS流IP封装包接收解析系统，包括互相连接的FPGA和以太网PHY芯片，所述以太网PHY芯片的输入端与千兆网口连接，用于将接收的TS流IP封装包送至所述FPGA，所述FPGA包括依次通信连接的MAC模块、IP\/UDP\/RTP解析模块和TS缓存控制模块，FPGA还包括时钟管理模块和ARP模块，所述时钟管理模块用于控制所述TS缓冲控制模块、IP\/UDP\/RTP解析模块、MAC模块和ARP模块的时钟信号，所述ARP模块与MAC模块通信连接。
进一步地，所述时钟管理模块提供25MHz或125MHz时钟输出。
本实用新型与现有技术相比，具有以下优点及有益效果：
(1)本实用新型采用FPGA纯硬件方式，具有稳定性高、成本低、移植灵活等特点。
(2)本实用新型适用于需要接收IP封装的TS流数据的设备和其他应用场景，是传统TS流IP化传输和接收解析的关键技术，其内部逻辑全部采用VHDL硬件语言编写，适用于FPGA器件批量生产。
附图说明
图1为本实用新型的系统框图；
图2为FPGA的原理框图；
图3为IP包解析流程示意图。
具体实施方式
下面结合实施例对本实用新型作进一步地详细说明，但本实用新型的实施方式不限于此。
实施例1：
结合附图1和图2所示，一种TS流IP封装包接收解析系统，包括互相连接的FPGA和以太网PHY芯片，所述以太网PHY芯片的输入端与千兆网口连接，用于将接收的TS流IP封装包送至所述FPGA，所述FPGA包括依次通信连接的MAC模块、IP\/UDP\/RTP解析模块和TS缓存控制模块，FPGA还包括时钟管理模块和ARP模块，所述时钟管理模块用于控制所述TS缓冲控制模块、IP\/UDP\/RTP解析模块、MAC模块和ARP模块的时钟信号，所述ARP模块与MAC模块通信连接，ARP模块负责在获取源目的IP的MAC地址；MAC模块使用FPGA自带免费IP，负责接受和发送网络数据。
FPGA通过千兆网口接收符合TCP\/IP标准的TS流IP数据包，通过FPGA内部MAC模块，在内部时钟的控制下，送入IP\/UDP\/RTP解析模块，从IP\/UDP\/RTP数据包中恢复出原始的TS流数据，再送入TS缓存控制模块中，在TS缓存控制模块的控制处理下，输出并行的TS流数据，送至下级设备处理。
结合附图3所示，IP包解析流程为：
在时钟信号控制下，Frame Buffer接收来自MAC处理后的IP数据包，送入MPEGFrame Ana模块中进行解析，从IP\/UDP\/RTP包中解析出TS流数据；在Read Control模块的控制下，送入TS缓存中，最终通过TS输出模块，输出并行的TS流数据。
系统通过I2C总线对模块进行初始化配置以及接收外部用户控制数据，以太网PHY负责数据信号的转换，并提供接收\/发送时钟到FPGA。MAC驱动及以太网PHY芯片驱动由FPGA内部逻辑实现。FPGA作为硬件平台，以模块化的方式实现了从IP封装包中恢复出TS流数据。
进一步地，所述时钟管理模块提供25MHz或125MHz时钟输出。
时钟管理模块根据网路连接提供25Mhz或125Mhz时钟输出，系统能够100M和1G网络自适应。
尽管这里参照本实用新型的解释性实施例对本实用新型进行了描述，上述实施例仅为本实用新型较佳的实施方式，本实用新型的实施方式并不受上述实施例的限制，应该理解，本领域技术人员可以设计出很多其他的修改和实施方式，这些修改和实施方式将落在本申请公开的原则范围和精神之内。
设计图
相关信息详情
申请码:申请号:CN201920792110.4
申请日:2019-05-29
公开号:公开日:国家:CN
国家/省市:51(四川)
授权编号:CN209659345U
授权时间:20191119
主分类号:H04L 29/06
专利分类号:H04L29/06;H04L29/12
范畴分类:39B;
申请人:四川九州电子科技股份有限公司
第一申请人:四川九州电子科技股份有限公司
申请人地址:621000 四川省绵阳市科创园区九洲大道259号
发明人:杨军;刘平;魏晋静;樊康铃;卢剑平;张建新;肖佳琳;刘学芹;郑茂
第一发明人:杨军
当前权利人:四川九州电子科技股份有限公司
代理人:刘兴亮
代理机构:51213
代理机构编号:四川省成都市天策商标专利事务所 51213
优先权:关键词:当前状态:审核中
类型名称:外观设计
标签：FPGA论文; 时钟信号论文; 数据封装论文; 通信论文; ts论文; 以太网论文; 芯片论文; rtp论文; arp论文; mac论文;