全文摘要
本实用新型公开了一种实现时钟周期的数字电路，包括寄存器和可配置的数字DLL，所述寄存器的CK端连接DDR控制器的时钟，所述寄存器的D端连接可配置的数字DLL的输出端；所述可配置的数字DLL的输入端连接DDR控制器的时钟。从而实现一个时钟周期的计算，并实现四分之一延迟的时钟，可以解决在不同工艺之间的设计移植问题，降低设计上的难度，减少设计时间。
主设计要求
1.一种实现时钟周期的数字电路，其特征在于，包括寄存器和可配置的数字DLL，所述寄存器的CK端连接DDR控制器的时钟，所述寄存器的D端连接可配置的数字DLL的输出端；所述可配置的数字DLL的输入端连接DDR控制器的时钟。
设计方案
1.一种实现时钟周期的数字电路，其特征在于，包括寄存器和可配置的数字DLL，
所述寄存器的CK端连接DDR控制器的时钟，所述寄存器的D端连接可配置的数字DLL的输出端；
所述可配置的数字DLL的输入端连接DDR控制器的时钟。
2.根据权利要求1所述的实现时钟周期的数字电路，其特征在于，所述可配置的数字DLL的级数为DDR时钟周期的周期级数。
3.根据权利要求2所述的实现时钟周期的数字电路，其特征在于，所述可配置的数字DLL级数的调整通过状态机来控制。
设计说明书
技术领域
本实用新型涉及时钟周期计算的技术领域。
背景技术
在高速DDR(双倍速率同步动态随机存储器)接口电路中，为了保证更好的数据采样，JEDEC(固态技术协会是微电子产业的领导标准机构)协议要求在发送数据是要求DQS(数据采样信号)的上升沿或者下降沿需要必须置于DQ(数据信号)的中间位置。同理，在接收数据的时候也需要将DQS的上升沿或者下降沿需要必须置于DQ的中间位置来保证更好的接收采样，现有的技术是一般是采用模拟电路的方式来实现四分之一时钟周期，针对不同工艺的可移植性就变得比较差。
实用新型内容
本实用新型的目的在于提供实现时钟周期的数字电路，采用数字电路的方式来实现一个时钟周期的计算，并实现四分之一延迟的时钟。
实现上述目的的技术方案是：
一种实现时钟周期的数字电路，包括寄存器和可配置的数字DLL(digital looplocked，数字锁相环)，
所述寄存器的CK端连接DDR控制器的时钟，所述寄存器的D端连接可配置的数字DLL的输出端；
所述可配置的数字DLL的输入端连接DDR控制器的时钟。
优选的，所述可配置的数字DLL的级数为DDR时钟周期的周期级数。
优选的，所述可配置的数字DLL级数的调整通过状态机(STATE control)来控制。
本实用新型的有益效果是：本实用新型采用数字电路的方式来实现一个时钟周期的计算，并实现四分之一延迟的时钟，可以解决在不同工艺之间的设计移植问题，降低设计上的难度，减少设计时间。
附图说明
图1是本实用新型的数字电路的结构图。
具体实施方式
下面将结合附图对本实用新型作进一步说明。
请参阅图1，本实用新型的实现时钟周期的数字电路，基于DDR，包括寄存器1和可配置的数字DLL 2。
寄存器1的CK端连接DDR控制器的时钟DDR_CLK，寄存器1的D端连接可配置的数字DLL 2的输出端。可配置的数字DLL 2的输入端连接DDR控制器的时钟DDR_CLK。可配置的数字DLL 2级数的调整通过状态机3来控制。
可配置的数字DLL 2的构成是由固定延迟的数字门单元NAND(与非门)实现，一级的延迟是两个NAND的延迟，级数为256级(可以根据实际的DDR运行频率进行修改，只要保证最大的DLL级数可以实现一个DDR运行时钟周期就没有问题)。本实施例中，可配置的数字DLL 2的级数为DDR时钟周期的周期级数。
通过可配置的数字DLL 2级数的不断增大，延迟DDR控制器的时钟DDR_CLK，当寄存器1的CK端采到D端的上升沿，此时可配置的数字DLL 2的级数就被当作是一个DDR时钟周期的周期级数。CK端采D端的上升沿的判断方式是：在寄存器1的Q端输出1，不断增加可配置的数字DLL 2的级数，当寄存器1的Q端输出0时停止增加可配置的数字DLL 2的级数，此时可配置的数字DLL 2的级数为DDR时钟周期的周期级数。
最后，当确定了周期频率，实现四分之一时钟的方式就是用同样的可配置的数字DLL 2，设置为周期级数的四分之一就可以实现了DDR控制器时钟的四分之一延迟，用此时钟驱动的寄存器1的数据和原始时钟就形成了时钟源在数据的中间位置，也就满足DDR控制器的时序要求。
以上实施例仅供说明本实用新型之用，而非对本实用新型的限制，有关技术领域的技术人员，在不脱离本实用新型的精神的情况下，还可以作出各种变换或变型，因此所有等同的技术方案也应该属于本实用新型的范畴，应由各权利要求所限定。
设计图
相关信息详情
申请码:申请号:CN201822277722.8
申请日:2018-12-29
公开号:公开日:国家:CN
国家/省市:31(上海)
授权编号:CN209070992U
授权时间:20190705
主分类号:G11C 7/10
专利分类号:G11C7/10;H03L7/081;G11C11/4076
范畴分类:40D;
申请人:灿芯半导体（上海）有限公司
第一申请人:灿芯半导体（上海）有限公司
申请人地址:201203 上海市浦东新区自由贸易试验区张东路1158号礼德国际2号楼6楼
发明人:王亮
第一发明人:王亮
当前权利人:灿芯半导体（上海）有限公司
代理人:李晓星
代理机构:31289
代理机构编号:上海湾谷知识产权代理事务所（普通合伙）
优先权:关键词:当前状态:审核中
类型名称:外观设计
标签：时钟周期论文; 数字电路论文; 时钟同步论文; 状态寄存器论文; 时钟信号论文; 王亮论文; ddr论文; 时钟频率论文;