全文摘要
本发明所提出的集成增强型和耗尽型的HEMT及其制造方法，可以将增强型和耗尽型晶体管集成在一起，有利于增加氮化镓HEMT器件的用途，提高电路的特性，并且为实现单片集成高速数字\/模拟混合信号射频电路奠定了基础。同时，利用缓冲层的再生长以及掺杂需求，将杂质产生的电子变为掺杂层的一部分，提高掺杂浓度的同时防止多余的电子对器件产生干扰。
主设计要求
1.一种集成增强型与耗尽型的HEMT制造方法，其特征在于，包括：提供衬底，在所述衬底上依次形成第一缓冲层、第一势垒层和第一沟道层；在所述第一沟道层上形成介质层，并选择性的刻蚀所述介质层、第一沟道层、第一势垒层和第一缓冲层，以暴露出部分第一缓冲层；在暴露出的部分第一缓冲层上进行再生长，依次形成第二缓冲层、第二势垒层和第二沟道层，所述第一势垒层的厚度与所述第二势垒层的厚度不同；去除所述介质层，在所述第一沟道层上形成第一源极、第一漏极和第一栅极，在所述第二沟道层上形成第二源极、第二漏极和第二栅极。
设计方案
1.一种集成增强型与耗尽型的HEMT制造方法，其特征在于，包括：
提供衬底，在所述衬底上依次形成第一缓冲层、第一势垒层和第一沟道层；
在所述第一沟道层上形成介质层，并选择性的刻蚀所述介质层、第一沟道层、第一势垒层和第一缓冲层，以暴露出部分第一缓冲层；
在暴露出的部分第一缓冲层上进行再生长，依次形成第二缓冲层、第二势垒层和第二沟道层，所述第一势垒层的厚度与所述第二势垒层的厚度不同；
去除所述介质层，在所述第一沟道层上形成第一源极、第一漏极和第一栅极，在所述第二沟道层上形成第二源极、第二漏极和第二栅极。
2.根据权利要求1所述的集成增强型与耗尽型的HEMT制造方法，其特征在于，所述第一势垒层的厚度为1nm-30nm，所述第二势垒层的厚度大于所述第一势垒层且小于100nm。
3.根据权利要求1所述的集成增强型与耗尽型的HEMT制造方法，其特征在于，所述第二势垒层的厚度为1nm-30nm，所述第一势垒层的厚度大于所述第二势垒层且小于100nm。
4.根据权利要求1所述的集成增强型与耗尽型的HEMT制造方法，其特征在于，在所述选择性的刻蚀所述介质层之前，在所述介质层上形成光刻胶层，并在所述光刻胶层上定义出要刻蚀的区域。
5.根据权利要求1所述的集成增强型与耗尽型的HEMT制造方法，其特征在于，所述第一缓冲层包括与所述第一势垒层接触的第一掺杂层，所述第一势垒层包括与所述第一掺杂层接触的第二掺杂层。
6.根据权利要求1所述的集成增强型与耗尽型的HEMT制造方法，其特征在于，所述第二缓冲层包括与所述第二势垒层接触的第三掺杂层，所述第二势垒层包括与所述第三掺杂层接触的第四掺杂层。
7.根据权利要求6所述的集成增强型与耗尽型的HEMT制造方法，其特征在于，所述再生长过程中，所述第一缓冲层再生长界面上形成由于暴露而引起杂质诱导产生的n型掺杂，第二缓冲层形成之后，所述n型掺杂产生的电子成为第三掺杂层的一部分。
8.根据权利要求1所述的集成增强型与耗尽型的HEMT制造方法，其特征在于，所述介质层材料为氮化硅、二氧化硅和氮氧化硅中的任意一种。
9.一种集成增强型和耗尽型的HEMT，其特征在于，包括：
衬底；
位于所述衬底上的第一缓冲层；
位于所述第一缓冲层的部分区域上的第一势垒层和位于所述第一缓冲层的另一部分区域上的第二缓冲层；
位于第一势垒层上的第一沟道层；
位于所述第二缓冲层的第二势垒层和位于所述第二势垒层的第二沟道层，所述第一势垒层的厚度与所述第二势垒层的厚度不同；
以及位于第一沟道层上的第一源极、第一漏极和第一栅极，位于所述第二沟道层上的第二源极、第二漏极和第二栅极。
设计说明书
技术领域
本发明涉及半导体制造技术领域，特别是涉及一种集成增强型和耗尽型的HEMT及其制造方法。
背景技术
作为第三代半导体材料的代表，氮化镓(GaN)具有许多优良的特性，高临界击穿电场、高电子迁移率、高二维电子气浓度和良好的高温工作能力等。基于氮化镓的第三代半导体结构，如高电子迁移率场效应管(HEMT)、异质结构场效应场效应管(HFET)等已经得到了应用，尤其在射频、微波等需要大功率和高频率的领域具有明显优势。
GaN HEMT主要是应用于通讯行业和电力电子行业，但它在高速数字电路和混合信号领域也有独特的优势。GaN HEMT具有出色的高温稳定性，可以大幅度降低电路在热源和温场控制方面的成本。而GaN的宽禁带特征使得它同时具备高电子饱和速度和高击穿电压，使器件可以在更高的电压之下工作，而这可以提高电路的驱动能力。因此，与传统的硅技术相比，使用GaN HEMT基的数字电路能够满足在大电流电压摆幅和在严酷环境下工作的能力，使得其在相应的领域有潜在的巨大应用。
要实现GaN HEMT基的数字电路，就必须实现高性能的氮化镓基的E\/D HEMT单片集成。相对于常规的D-mode(耗尽型)GaN HEMT,E-mode(增强型)GaN HEMT比较难以制造。而E-mod GaN HEMT不仅仅是实现DCFL逻辑的需要，而且其性能对电路的特性也起着至关重要的作用。因此，在E-mod GaN HEMT难以制造的基础上，实现增强型和耗尽型HEMT的单片集成就更加困难。
发明内容
本申请提出一种集成增强型与耗尽型的HEMT制造方法，包括：
提供衬底，在所述衬底上依次形成第一缓冲层、第一势垒层和第一沟道层；
在所述第一沟道层上形成介质层，并选择性的刻蚀所述介质层、第一沟道层、第一势垒层和第一缓冲层，以暴露出部分第一缓冲层；
在暴露出的部分第一缓冲层上进行再生长，依次形成第二缓冲层、第二势垒层和第二沟道层；
去除所述介质层，在所述第一沟道层上形成第一源极、第一漏极和第一栅极，在所述第二沟道层上形成第二源极、第二漏极和第二栅极。
在一个实施例中，所述第一势垒层的厚度为1nm-30nm，所述第二势垒层的厚度大于所述第一势垒层且小于100nm。
在一个实施例中，所述第二势垒层的厚度为1nm-30nm，所述第一势垒层的厚度大于所述第二势垒层且小于100nm。
在一个实施例中，所述在选择性的刻蚀所述介质层之前，在所述介质层上形成光刻胶层，并在所述光刻胶层上定义出要刻蚀的区域。
在一个实施例中，所述第一缓冲层包括与所述第一势垒层接触的第一掺杂层，所述第一势垒层包括与所述第一掺杂层接触的第二掺杂层。
在一个实施例中，所述第二缓冲层包括与所述第二势垒层接触的第三掺杂层，所述第二势垒层包括与所述第三掺杂层接触的第四掺杂层。
在一个实施例中，所述再生长过程中，所述第一缓冲层再生长界面上形成由于暴露而引起杂质诱导产生的n型掺杂，第二缓冲层形成之后，所述n型掺杂产生的电子成为第三掺杂层的一部分。
在一个实施例中，所述介质层材料为氮化硅、二氧化硅和氮氧化硅中的任意一种。
相应的，本申请还提出一种集成增强型和耗尽型的HEMT，包括：
衬底；
位于所述衬底上的第一缓冲层；
位于所述第一缓冲层上的第一势垒层与第二缓冲层；
位于第一势垒层上的第一沟道层；
位于所述第二缓冲层的第二势垒层和位于所述第二势垒层的第二沟道层；
以及位于第一沟道层上的第一源极、第一漏极和第一栅极，位于所述第二沟道层上的第二源极、第二漏极和第二栅极。
本发明所提出的集成增强型和耗尽型的HEMT及其制造方法，可以将增强型和耗尽型晶体管集成在一起，有利于增加氮化镓HEMT器件的用途，提高电路的特性，并且为实现单片集成高速数字\/模拟混合信号射频电路奠定了基础。同时，利用缓冲层的再生长以及掺杂需求，将杂质产生的电子变为掺杂层的一部分，提高掺杂浓度的同时防止多余的电子对器件产生干扰。
附图说明
图1为一个实施例所提出的集成增强型和耗尽型HEMT的结构图；
图2为一个实施所提出的集成增强型和耗尽型HEMT的制造方法流程图。
图3-图6为制造一个实施例的集成增强型和耗尽型HEMT的示意图。
具体实施方式
以下结合附图和具体实施例对本发明提出的集成增强型和耗尽型的HEMT及其制造方法作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
本发明中，在“形成在另一层上的层”中，可以意味着在另一层上方形成层，但不一定层与另一层直接物理或电接触(例如，可以存在一个或多个其他层在两层之间)。然而，在一些实施例中，“在......上形成”可以表示层与另一层的顶面的至少一部分直接物理接触。
本实施例所述的提出的集成增强型和耗尽型HEMT的结构如图1所示，包括：
衬底1，位于所述衬底1上的第一缓冲层2，位于所述第一缓冲层2上的第一势垒层3与第二缓冲层6,位于第一势垒层3上的第一沟道层4,位于所述第二缓冲层6的第二势垒层7,位于所述第二势垒层7的第二沟道层8,位于第一沟道层上4的第一源极9、第一漏极10和第一栅极11，位于所述第二沟道层8上的第二源极12、第二漏极13和第二栅极14。
所述衬底1材料包括但不限于Si、Sic、GaN或蓝宝石等。所述第一缓冲层2材料可以为GaN、InN、AlN、AlGaN,InGaN等三族金属氮化物，所述第一缓冲层2为氮面极性。例如所述第一缓冲层2材料为GaN，则为N面极性的GaN缓冲层。所述第一势垒层3可以是三元或者四元的氮化物化合物半导体合金，例如AlGaN、InGaN等。所述第一沟道层4材料可以为GaN、InN、AlN、AlGaN,InGaN等三族金属氮化物，同样为氮面极性，可以与所述第一缓冲层2的材料相同，也可以不同。例如，第一缓冲层2材料可以为GaN，所述第一沟道层4材料可以为InN。所述第一沟道层4与所述第一势垒层3相接触的表面形成有二维电子气(图1第一沟道层4中的虚线所示)，具有高电子迁移率和高电子密度，作为导电沟道使器件导通。
所述第二缓冲层6材料可以为GaN、InN、AlN、AlGaN,InGaN等三族金属氮化物，所述第二缓冲层6同样为氮面极性。所述第二缓冲层6材料可以与所述第一缓冲层2材料相同，也可以不同。在一个实施例中，所述第一缓冲层2材料可以为GaN，第二缓冲层6材料可以为InN。所述第二势垒层7可以是三元或者四元的氮化物化合物半导体合金，可以与所述第一势垒层3材料相同，也可以不同。所述第二沟道层8材料可以为GaN、InN、AlN、AlGaN,InGaN等三族金属氮化物，同样为氮面极性，可以与所述第二缓冲层6的材料相同，也可以不同。例如，所述第二缓冲层6材料可以为GaN，所述第二沟道层8材料可以为InN。所述第二沟道层8与所述第二势垒层7相接触的表面形成有二维电子气(图1第二沟道层8中的虚线所示)，具有高电子迁移率和高电子密度，作为导电沟道使器件导通。
所述第一沟道层4上设有第一源极9、第一漏极10和第一栅极11，所述第一栅极11位于所述第一源极9和第一漏极10之间。所述第一源极9和第一漏极10可以为Ti，Pt，Au，W，Ni中的任意一种或多种金属的组合。所述第一栅极11可以是镍\/金或者铂\/金构成的金属叠层。所述第二沟道层8上设有第二源极12、第二漏极13和第二栅极14，所述第二栅极14位于所述第二源极12和第二漏极13之间。所述第二源极12和第二漏极13可以为Ti，Pt，Au，W，Ni中的任意一种或多种金属的组合。所述第二栅极14可以是镍\/金或者铂\/金构成的金属叠层。
在本实施例中，由于势垒层位于导电沟道的下方，需要通过掺杂工艺来消除或减少射频发散。具体的，所述第一缓冲层2包括与所述第一势垒层3接触的第一掺杂层21，所述第一势垒层3包括与所述第一掺杂层21接触的第二掺杂层31。所述第二缓冲层6包括与所述第二势垒层7接触的第三掺杂层61，所述第二势垒层7包括与所述第三掺杂层61接触的第四掺杂层71。所述掺杂层中的掺杂剂为硅离子或锗离子，掺杂浓度为1*1018<\/sup>\/cm3<\/sup>-2*1019<\/sup>\/cm3<\/sup>。
在本实施例中，所述第一势垒层3厚度为1nm-30nm，具体厚度取决于三元或者四元金属材料所占组份，例如AlGaN中Al的组份。所述第二势垒层7的厚度需要大于所述第一势垒层3，并且需要小于100nm。或者是所述第二势垒层7厚度为1nm-30nm，具体厚度取决于三元或者四元金属材料所占组份，例如InGaN中In的组份。所述第一势垒层3的厚度需要大于所述第二势垒层7，并且需要小于100nm。
增强型场效应管是指在栅极不施加电压的情况下，也可以将沟道里的二维电子气截断，而当栅极施加正向电压的时候，沟道才开始导通。因此，第一势垒层比较薄时，所述第一栅极11、第一源极9和第一漏极10以及对应下方的第一沟道层4、第一势垒层3、第一缓冲层2和衬底1构成增强型场效应管，所述第二栅极14、第二源极12和第二漏极13以及对应下方的第二沟道层8、第二势垒层7、第二缓冲层6、第一缓冲层2和衬底1构成耗尽型场效应管。而在第二势垒层比较薄时，所述第二栅极14、第二源极12和第二漏极13以及对应下方的第二沟道层8、第二势垒层7、第二缓冲层6、第一缓冲层2和衬底1构成增强型场效应管，所述第一栅极11、第一源极9和第一漏极10以及对应下方的第一沟道层4、第一势垒层3、第一缓冲层2和衬底1构成耗尽型场效应管。
本实施例所提供的集成增强型和耗尽型的HEMT，可以将增强型和耗尽型晶体管集成在一起，有利于增加氮化镓HEMT器件的用途，提高电路的特性，并且为实现单片集成高速数字\/模拟混合信号射频电路奠定了基础。
相应的，本申请还提出一种集成增强型和耗尽型HEMT的制造方法，请参考图2-图6，所述方法包括：
S10：提供衬底，在所述衬底上依次形成第一缓冲层、第一势垒层和第一沟道层。
具体的，如图3所示，所述衬底1材料包括但不限于Si、SiC、GaN或蓝宝石等。所述第一缓冲层2材料可以为GaN、InN、AlN、AlGaN,InGaN等三族金属氮化物。所述第一缓冲层2为氮面面极性。例如所述第一缓冲层2材料为GaN，则为N极性的GaN缓冲层。所述第一势垒层3可以是三元或者四元的氮化物化合物半导体合金，例如AlGaN、InGaN等。所述第一沟道层4材料可以为GaN、InN、AlN、AlGaN,InGaN等三族金属氮化物，同样为氮面极性，可以与所述第一缓冲层2的材料相同，也可以不同。例如，所述第一缓冲层2材料可以为GaN，所述第一沟道层4材料可以为InN。所述第一沟道层4与所述第一势垒层3相接触的表面形成有二维电子气(图3中的虚线所示)，具有高电子迁移率和高电子密度，作为导电沟道使器件导通。
为了生长外延层，可以先用化学试剂如丙酮和甲醇清洗所述衬底表面，然后利用氮气干燥，再通过金属有机化学气相沉积或者分子束外延或者直流溅射的方法，在气体环境(氢气或者氮气或者氢气氮气混合气体)或者真空将衬底加热到一定温度(可以是100℃-120℃)，通过控制通入不同元素的气体源，以分别生长形成缓冲层、势垒层以及沟道层。例如，在上述过程中，先通入包含镓源的气体和氨气形成第一缓冲层2，再在此基础上，通入包含铝源的气体，形成第一势垒层3，然后再取消铝源气体，形成第一沟道层4。可以通过控制生长的时间控制所述第一势垒层3的厚度。所述第一势垒层3的具体厚度取决于AlGaN中Al的组份以及场效应管的阀值电压。
本实施例中，由于第一势垒层3位于导电沟道的下方，需要通过掺杂工艺来消除或减少射频发散。所述第一缓冲层2包括与所述第一势垒层3接触的第一掺杂层21，所述第一势垒层3包括与所述第一掺杂层21接触的第二掺杂层31。形成所述第一掺杂层21和第二掺杂层31的工艺可以是在上述生长工艺的过程中，在形成第一缓冲层生长完之前，通入n型掺杂剂，形成第一掺杂层21，然后继续通入n型掺杂剂和铝源气体，形成第二掺杂层31。所述n型掺杂剂为硅离子、锗离子或者氧离子，掺杂浓度为1*1018<\/sup>\/cm3<\/sup>-2*1019<\/sup>\/cm3<\/sup>。
S20：在所述第一沟道层上形成介质层，并选择性的刻蚀所述介质层、第一沟道层、第一势垒层和第一缓冲层，以暴露出部分第一缓冲层。
具体的，可以通过化学气相沉积的方法形成所述介质层5，所述介质层5材料包括但不限于氧化硅、氮化硅和氮氧化硅。所述介质层5厚度为1nm-1000nm。在刻蚀所述介质层5之前，可以先在所述介质层上涂覆一层光刻胶，然后通过曝光、显影等方示，在所述光刻胶层上定义出需要刻蚀的区域，再通过干法或或湿法刻蚀，将需要刻蚀的区域的光刻胶以及对应位置的介质层、第一沟道层、第一势垒层和第一缓冲层去除，以暴露出部分第一缓冲层2。刻蚀完成后，将剩余的光刻胶去除。所述暴露出部分第一缓冲层2可以是连续的，也可以是不连续的，图4中仅示出了连续的情况，可以理解的是，这不会妨碍本领域技术人员对本方案的理解。刻蚀的深度可以超过所示第一掺杂层，也可以停留在第一掺杂层表面。
S30：在暴露出的部分第一缓冲层上进行再生长，依次形成第二缓冲层、第二势垒层和第二沟道层。
具体的，请参考图5，所述第一缓冲层2暴露出之后，在暴露出的第一缓冲层2上进行再生长，以形成第二缓冲层6。并且由于介质层4材料的性质，重生长无法在介质层上5进行，因此，介质层5上不会形成第二缓冲层6。在一些情况下，在上述过程中所述介质层5上会形成多晶材料，形成的多晶材料可以通过lift-off(剥离)工艺去除。所述第二缓冲层6形成后，再在所述第二缓冲层6上形成第二势垒层7和第二沟道层8。所述第二缓冲层6材料可以为GaN、InN、AlN、AlGaN,InGaN等三族金属氮化物，所述第二缓冲层6同样为氮面极性。所述第二缓冲层6材料可以与所述第一缓冲层2材料相同，也可以不同。例如，所述第一缓冲层2材料可以为GaN，第二缓冲层6材料可以为InN。所述第二势垒层7可以是三元或者四元的氮化物化合物半导体合金，可以与所述第一势垒层3材料相同，也可以不同。所述第二沟道层8材料可以为GaN、InN、AlN、AlGaN,InGaN等三族金属氮化物，同样为氮面极性，可以与所述第二缓冲层6的材料相同，也可以不同。例如，所述第二缓冲层材料可以为GaN，所述第二沟道层材料可以为InN。所述第二沟道层8与所述第二势垒层7相接触的表面形成有二维电子气(图5第二沟道层8中的虚线所示)，具有高电子迁移率和高电子密度，作为导电沟道使器件导通。
同样的，由于第二势垒层7位于导电沟道的下方，需要通过掺杂工艺来消除或减少射频发散。所述第二缓冲层6包括与所述第二势垒层7接触的第三掺杂层61，所述第二势垒层7包括与所述第三掺杂层61接触的第四掺杂层71。形成所述第二缓冲层、第二势垒层和第二沟道层的方法与形成第一缓冲层、第一势垒层和第一沟道层的相同。不过需要说明的是，所述再生长界面处由于表面暴露而形成杂质(硅离子或者氧离子)诱导而产生的n型掺杂，掺杂浓度为1*1015<\/sup>\/cm3<\/sup>-2*1019<\/sup>\/cm3<\/sup>。常规的通过再生长方式获得的三族氮化物的HEMT结构中，再生长界面处的n型掺杂会对器件的性能造成很大影响，乃至使器件无法生效而夹断。而在本实施例中，所述第二缓冲层生长完之后，所述n型掺杂的电子会成为第三掺杂层的一部分，提高掺杂浓度的同时防止多余的电子对器件产生干扰。
S40：去除所述介质层，在所述第一沟道层上形成第一源极、第一漏极和第一栅极，在所述第二沟道层上形成第二源极、第二漏极和第二栅极。
具体的，可以通过干法或者湿法刻蚀的方式去除介质层5，然后利用金属蒸镀的方法在所述第一沟道层4上形成第一源极9、第一漏极10和第一栅极11，在所述第二沟道层8上形成第二源极12、第二漏极13和第二栅极14，形成的器件结构如图6所示。形成所述源极、漏极和栅极的工艺是本领域的公知技术，此处不再进行更多的阐述。
在本实施例中，所述第一势垒层3厚度为1nm-30nm，具体厚度取决于三元或者四元金属材料所占组份，例如AlGaN中Al的组份。所述第二势垒层7的厚度需要大于所述第一势垒层3，并且需要小于100nm。或者是所述第二势垒层7厚度为1nm-30nm，具体厚度取决于三元或者四元金属材料所占组份，例如InGaN中In的组份。所述第一势垒层3的厚度需要大于所示第二势垒层7，并且需要小于100nm。
增强型场效应管是指在栅极不施加电压的情况下，也可以将沟道里的二维电子气截断，而当栅极施加正向电压的时候，沟道才开始导通。因此，第一势垒层比较薄时，所述第一栅极11、第一源极9和第一漏极10以及对应下方的第一沟道层4、第一势垒层3、第一缓冲层2和衬底1构成增强型场效应管，所述第二栅极14、第二源极12和第二漏极13以及对应下方的第二沟道层8、第二势垒层7、第二缓冲层6、第一缓冲层2和衬底1构成耗尽型场效应管。而在第二势垒层比较薄时，所述第二栅极14、第二源极12和第二漏极13以及对应下方的第二沟道层8、第二势垒层7、第二缓冲层6、第一缓冲层2和衬底1构成增强型场效应管，所述第一栅极11、第一源极9和第一漏极10以及对应下方的第一沟道层4、第一势垒层3、第一缓冲层2和衬底1构成耗尽型场效应管。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
设计图
相关信息详情
申请码:申请号:CN201910003343.6
申请日:2019-01-04
公开号:CN109742072A
公开日:2019-05-10
国家:CN
国家/省市:32(江苏)
授权编号:CN109742072B
授权时间:20190816
主分类号:H01L 27/085
专利分类号:H01L27/085;H01L21/8232;H01L29/778
范畴分类:38F;
申请人:苏州汉骅半导体有限公司
第一申请人:苏州汉骅半导体有限公司
申请人地址:215000 江苏省苏州市工业园区金鸡湖大道99号苏州纳米城西北区11幢303室
发明人:倪贤锋;范谦;何伟
第一发明人:倪贤锋
当前权利人:苏州汉骅半导体有限公司
代理人:代理机构:代理机构编号:优先权:关键词:当前状态:审核中
类型名称:外观设计
标签：场效应管论文;