阵列基板和显示装置论文和设计-先建波

全文摘要

本实用新型提供一种阵列基板，包括显示区与该显示区相邻的冗余区，所述显示区包括多个第一像素区，所述冗余区包括多个第二像素区；所述第一像素区包括：设置有第一电极的第一电极区和位于该第一电极区之外的第一空置区；所述第二像素区包括：设置有第二电极的第二电极区和位于该第二电极区之外的第二空置区，至少部分所述第二空置区的面积大于所述第一空置区的面积。本实用新型还提供一种显示装置。本实用新型能够减少显示不良。

主设计要求

1.一种阵列基板，其特征在于，包括显示区与该显示区相邻的冗余区，所述显示区包括多个第一像素区，所述冗余区包括多个第二像素区；所述第一像素区包括：设置有第一电极的第一电极区和位于该第一电极区之外的第一空置区；所述第二像素区包括：设置有第二电极的第二电极区和位于该第二电极区之外的第二空置区；至少部分所述第二空置区的面积大于所述第一空置区的面积。

设计方案

2.根据权利要求1所述的阵列基板，其特征在于，至少部分所述第二空置区与所述第一空置区的面积之差为所述第一空置区面积的5％～40％。

3.根据权利要求1所述的阵列基板，其特征在于，至少部分所述第二空置区与所述第二像素区的面积占比大于所述第一空置区与所述第一像素区的面积占比。

4.根据权利要求1所述的阵列基板，其特征在于，至少部分所述第二空置区与所述第二像素区的面积占比为所述第一空置区与所述第一像素区的面积占比的1.5～9倍。

5.根据权利要求1所述的阵列基板，其特征在于，所述第一空置区包括多个狭缝，至少一个狭缝的宽度小于所述第二空置区的宽度。

6.根据权利要求1所述的阵列基板，其特征在于，不同的第一电极之间相互间隔；

或者，所述显示区中的多个第一电极分为多组，每组包括多个第一电极，同一组中的第一电极彼此相连，不同组的第一电极之间绝缘间隔；

或者，所有第一电极连接为一体。

7.根据权利要求1所述的阵列基板，其特征在于，所有的第二电极与所有的第一电极连接为一体结构。

8.根据权利要求1所述的阵列基板，其特征在于，所述第一像素区的面积为所述第二像素区面积的1.5～3倍。

9.根据权利要求1所述的阵列基板，其特征在于，所述显示区包括多行和多列所述第一像素区；

所述显示区沿行方向的两侧中的至少一侧设置有多列所述第二像素区；和\/或，所述显示区沿列方向的两侧中的至少一侧设置有多行所述第二像素区。

10.根据权利要求9所述的阵列基板，其特征在于，在位于显示区同一侧的任意两个所述第二像素区中，远离所述显示区的第二像素区中的第二空置区的面积大于或等于靠近所述显示区的第二像素区中的第二空置区的面积。

11.根据权利要求1至10中任意一项所述的阵列基板，其特征在于，所述第一电极为公共电极，

所述第一像素区中还设置有第一薄膜晶体管和第一像素电极，所述第二像素区中设置有第二薄膜晶体管，所述第一薄膜晶体管和所述第二薄膜晶体管均设置在衬底上，所述第一薄膜晶体管和所述第二薄膜晶体管背离所述衬底的一侧设置有钝化层；所述第一电极和所述第一像素电极均设置在所述钝化层背离衬底的一侧；所述第一像素电极与所述第一薄膜晶体管的漏极电连接。

12.根据权利要求11所述的阵列基板，其特征在于，所述第一薄膜晶体管的漏极在所述衬底上的正投影与所述第一空置区在所述衬底上的正投影存在第一交叠区，所述第二薄膜晶体管的漏极在所述衬底上的正投影与所述第二空置区在所述衬底上的正投影存在第二交叠区，所述第二交叠区的面积大于或等于所述第一交叠区的面积。

13.根据权利要求11所述的阵列基板，其特征在于，所述钝化层上设置有与所述第一薄膜晶体管的漏极对应的第一过孔，所述第一像素电极通过所述第一过孔与所述第一薄膜晶体管的漏极相连；所述钝化层上设置有与所述第二薄膜晶体管的漏极对应的第二过孔；

所述第一过孔在所述衬底上的投影与所述第一空置区在所述衬底上的正投影形成第三交叠区，所述第二过孔在所述衬底上的投影与所述第二空置区在所述衬底上的正投影形成第四交叠区；第四交叠区的面积大于或等于第三交叠区的面积。

14.根据权利要求11所述的阵列基板，其特征在于，所述钝化层上设置有与所述第二薄膜晶体管的漏极对应第二过孔；所述第二空置区在所述衬底上的正投影的边界环绕所述第二过孔在所述衬底上的正投影。

15.根据权利要求11所述的阵列基板，其特征在于，所述第二像素区中还设置有与所述第一像素电极同层的第二像素电极，所述第二薄膜晶体管的漏极与所述第二像素电极绝缘间隔；

所述第二像素电极与所述第二电极之间设置有像素电极绝缘层，所述像素电极绝缘层覆盖所述显示区和所述冗余区，所述第一电极和所述第二电极设置在所述像素电极绝缘层背离所述衬底的一侧。

16.根据权利要求1至10中任意一项所述的阵列基板，其特征在于，所述显示区中设置有多条第一栅线和多条第一数据线，所述第一栅线和第一数据线交叉设置；

所述冗余区中设置有交叉的第二栅线和第二数据线，所述第二空置区与至少部分所述第二栅线存在交叠。

17.根据权利要求16所述的阵列基板，其特征在于，所述第一空置区包括多个狭缝；所述第一数据线与所述第一空置区的狭缝平行；

所述第二空置区包括多个狭缝，所述第二数据线与所述第二空置区的狭缝平行；或者，至少一部分所述第二空置区呈多边形，所述第二数据线与所述多边形的至少一条边平行。

18.根据权利要求16所述的阵列基板，其特征在于，所述第一数据线的延伸方向与所述第二数据线的延伸方向一致或相交叉。

19.根据权利要求16所述的阵列基板，其特征在于，每列第二电极的至少一部分在列方向上超出所述第二数据线。

20.一种显示装置，其特征在于，包括权利要求1至19中任意一项所述的阵列基板。

设计说明书

技术领域

本实用新型涉及显示技术领域，具体涉及一种阵列基板和显示装置。

背景技术

在显示装置中，显示区边缘容易出现显示不良，可能有多重原因导致，例如：制作过程中产生的工艺残余物。

实用新型内容

本实用新型旨在至少解决现有技术中存在的技术问题之一，提出了一种阵列基板和显示装置，以减少显示不良。

为了实现上述目的，本实用新型提供一种阵列基板，包括显示区与该显示区相邻的冗余区，所述显示区包括多个第一像素区，所述冗余区包括多个第二像素区；所述第一像素区包括：设置有第一电极的第一电极区和位于该第一电极区之外的第一空置区；所述第二像素区包括：设置有第二电极的第二电极区和位于该第二电极区之外的第二空置区；至少部分所述第二空置区的面积大于所述第一空置区的面积。

可选地，至少部分所述第二空置区与所述第一空置区的面积之差为所述第一空置区面积的5％～40％。

可选地，至少部分所述第二空置区与所述第二像素区的面积占比大于所述第一空置区与所述第一像素区的面积占比。

可选地，至少部分所述第二空置区与所述第二像素区的面积占比为所述第一空置区与所述第一像素区的面积占比的1.5～9倍。

可选地，所述第一空置区包括多个狭缝，至少一个狭缝的宽度小于所述第二空置区的宽度。

可选地，不同的第一电极之间相互间隔；

或者，所述显示区中的多个第一电极分为多组，每组包括多个第一电极，同一组中的第一电极彼此相连，不同组的第一电极之间绝缘间隔；

或者，所有第一电极连接为一体。

可选地，所有的第二电极与所有的第一电极连接为一体结构。

可选地，所述第一像素区的面积为所述第二像素区面积的1.5～3倍。

可选地，所述显示区包括多行和多列所述第一像素区；

所述显示区沿行方向的两侧中的至少一侧设置有多列所述第二像素区；和\/或，所述显示区沿列方向的两侧中的至少一侧设置有多行所述第二像素区。

可选地，在位于显示区同一侧的任意两个所述第二像素区中，远离所述显示区的第二像素区中的第二空置区的面积大于或等于靠近所述显示区的第二像素区中的第二空置区的面积。

可选地，所述第一电极为公共电极，

每个第一像素区中还设置有第一薄膜晶体管和第一像素电极，所述第二像素区中设置有第二薄膜晶体管，所述第一薄膜晶体管和所述第二薄膜晶体管均设置在衬底上，所述第一薄膜晶体管和所述第二薄膜晶体管背离所述衬底的一侧设置有钝化层；所述第一电极和所述第一像素电极均设置在所述钝化层背离衬底的一侧；所述第一像素电极与所述第一薄膜晶体管的漏极电连接。

可选地，所述第一薄膜晶体管的漏极在所述衬底上的正投影与所述第一空置区在所述衬底上的正投影存在第一交叠区，所述第二薄膜晶体管的漏极在所述衬底上的正投影与所述第二空置区在所述衬底上的正投影存在第二交叠区，所述第二交叠区的面积大于或等于所述第一交叠区的面积。

可选地，所述钝化层上设置有与所述第一薄膜晶体管的漏极对应的第一过孔，所述第一像素电极通过所述第一过孔与所述第一薄膜晶体管的漏极相连；所述钝化层上设置有与所述第二薄膜晶体管的漏极对应的第二过孔；

可选地，所述钝化层上设置有与所述第二薄膜晶体管的漏极对应第二过孔；所述第二空置区在所述衬底上的正投影的边界环绕所述第二过孔在所述衬底上的正投影。

可选地，所述第二像素区中还设置有与所述第一像素电极同层的第二像素电极，所述第二薄膜晶体管的漏极与所述第二像素电极绝缘间隔；

可选地，所述显示区中设置有多条第一栅线和多条第一数据线，所述第一栅线和第一数据线交叉设置；

所述冗余区中设置有交叉的第二栅线和第二数据线，所述第二空置区与至少部分所述第二栅线存在交叠。

可选地，所述第一空置区包括多个狭缝；所述第一数据线与所述第一空置区的狭缝平行；

可选地，所述第一数据线的延伸方向与所述第二数据线的延伸方向一致或相交叉。

可选地，每列第二电极的至少一部分在列方向上超出所述第二数据线。

相应地，本实用新型还提供一种显示装置，包括上述任一阵列基板。

附图说明

附图是用来提供对本实用新型的进一步理解，并且构成说明书的一部分，与下面的具体实施方式一起用于解释本实用新型，但并不构成对本实用新型的限制。在附图中：

图1为本实用新型一实施例中提供的阵列基板上的区域划分和电极分布示意图；

图2为本实用新型的一实施例中第一像素区P1的结构剖视图；

图3为本实用新型的一实施例中第二像素区P2的结构剖视图；

图4为本实用新型的一些实施例中第一电极和第二电极在部分区域的分布示意图；

图5为本实用新型的另一些实施例中第一电极和第二电极在部分区域的分布示意图；

图6为本实用新型的再一些实施例中第一电极和第二电极在部分区域的分布示意图；

图7为本实用新型的又一些实施例中第一电极和第二电极在部分区域的分布示意图。

具体实施方式

以下结合附图对本实用新型的具体实施方式进行详细说明。应当理解的是，此处所描述的具体实施方式仅用于说明和解释本实用新型，并不用于限制本实用新型。

本实用新型的一实施例提供一种阵列基板，图1为本实用新型一实施例中提供的阵列基板上的区域划分和电极分布示意图，图中省略了薄膜晶体管等其他结构。如图1所示，阵列基板包括显示区AA与该显示区AA相邻的冗余区DA，显示区AA包括多个第一像素区P1，冗余区DA包括多个第二像素区P2。第一像素区P1中设置有第一电极11，第二像素区P2中设置有第二电极21。其中，第一电极11并没有完全覆盖第一像素区P1，第二电极21并没有完全覆盖第二像素区P2。具体地，第一像素区P1包括：设置有第一电极11的第一电极区(即，图1的第一像素区P1中被第一电极11覆盖的区域)和位于第一电极区之外的第一空置区Open1；第二像素区P2包括：设置有第二电极21的第二电极区(即，图1的第二像素区P2中被第二电极21覆盖的区域)和位于该第二电极区之外的第二空置区Open2。并且，至少部分第二空置区Open2的面积大于第一空置区Open1的面积。

例如，第一电极11和第二电极21均为具有镂空的电极，且至少一部分第二电极21上的镂空面积大于第一电极11上的镂空面积。

需要说明的是，第一电极11和第二电极21“同层设置”是指两个电极是由同一个材料层经过构图工艺形成的，故二者在在层叠关系上是处于同一个层之中的；但这并不表示二者与阵列基板的衬底间的距离必定相同。

可选的，第一空置区Open1的面积145μm^{2<\/sup>～620μm^{2<\/sup>，第二空置区Open2的面积155μm^{2<\/sup>～868μm^2<\/sup>。}}}

可选的，第二空置区Open2可以为第二像素区P2的一部分；也可以为第二像素区P2的全部，即，该第二像素区P2未设置第二电极21。

可选的，至少部分第二空置区Open2与第一空置区Open1的面积之差大于第一空置区Open1的5％～40％。例如：第一空置区Open1的面积为145μm^{2<\/sup>，第二空置区Open2的面积为155μm^{2<\/sup>～203μm^{2<\/sup>；第一空置区Open1的面积为620μm^{2<\/sup>，则第二空置区Open2的面积为651μm^{2<\/sup>～868μm^2<\/sup>。}}}}}

可选的，至少部分第二空置区Open2与第二像素区P2的面积占比大于第一空置区Open1与第一像素区P1的面积占比。

可选的，第二空置区Open2与第二像素区P2的面积占比为第一空置区Open1与第一像素区P1的面积占比的1.5～9倍。

例如：第一空置区Open1与第一像素区P1的面积占比为10％～60％，第二空置区Open2与第二像素区P2的面积占比为15％～90％。

可选的，至少部分第二空置区Open2的宽度大于第一空置区Open1的宽度。

可选的，至少部分第二空置区Open2的宽度是第一空置区Open1的宽度的1.1～5倍。

在阵列基板的制备过程中，例如：电极(包括第一电极和\/或第二电极)或电极之后的结构的制程中，工艺残余物(如，刻蚀液或被刻蚀液刻蚀掉的残渣)如果残留在显示区AA，就很容易造成显示区AA中相应结构的制备良率较低(如，发生电极之间的短路)，从而导致显示不良。而本实用新型的一实施例中，至少一部分第二空置区Open2面积大于第一空置区Open1面积，例如，冗余区DA中的第二电极21上的镂空区域面积大于显示区AA中的第一电极11上镂空区域面积，因此，在第一电极11和第二电极21制备过程中，工艺残余物更容易进入冗余区DA的第二电极21上的镂空中，从而减小或消除工艺残余物对显示区AA中的第一电极11及后续结构的影响，进而改善显示效果。

另外，第二电极21上镂空区域的面积较大，从而减小第二电极21与其他导电结构形成的交叠电容，进而减小交叠电容对显示区AA显示效果的影响。

图2为本实用新型的一实施例中第一像素区P1的结构剖视图，图3为本实用新型的一实施例中第二像素区P2的结构剖视图。结合图1至图3所示，显示区AA设置有多条第一栅线Gate1和多条第一数据线Data1，第一栅线Gate1和第一数据线Data1交叉设置，以限定出多个第一像素区P1。冗余区DA设置有交叉的第二栅线Gate2和第二数据线Data2，第二栅线Gate2和\/或第二数据线Data2的数量为多条，以限定出多个第二像素区P2。

其中，显示区AA的多个第一像素区P1可以排成多行和多列，第一栅线Gate1沿行方向延伸，第一数据线Data1沿列方向延伸。显示区AA沿行方向的一侧或两侧(即，图1中显示区AA的左侧和\/或右侧)可以设置有第二像素区P2，此时，第二栅线Gate2和第一栅线Gate1可以为同一信号线的不同部分；显示区AA沿列方向的一侧或两侧(即，图1中显示区AA的上侧和\/或下侧)设置有第二像素区P2，此时，第一数据线Data1和第二数据线Data2可以为同一信号线的不同部分。

本实用新型的阵列基板可以用于有机电致发光显示(OLED)装置中，例如，第一电极11可以为发光单元的阳极；阵列基板也可以用于液晶显示装置中。作为本实用新型的一种具体应用，阵列基板用于液晶显示装置，第一电极11为公共电极。

如图2所示，第一像素区P1中还设置有第一薄膜晶体管12和第一像素电极13，第一薄膜晶体管12设置在衬底10上。第一薄膜晶体管12包括栅极121、有源层123、源极124和漏极122，第一薄膜晶体管12的栅极121与有源层123之间设置有栅极绝缘层16，栅极绝缘层16覆盖整个显示区AA和整个冗余区DA。第一薄膜晶体管12背离衬底10的一侧设置有钝化层14，钝化层14覆盖显示区AA和冗余区DA。钝化层14可以为单层膜层，也可以为复合膜层；钝化层可以是无机材料或有机材料，或者无机和有机的混合材料等。例如：在图2所示的结构中，钝化层14具体可以包括第一钝化层141和位于该第一钝化层141背离衬底10一侧的第二钝化层142；例如：第一钝化层141包括无机材料，具体可以为SiN_{X<\/sub>或SiO_{X<\/sub>等，第二钝化层包括有机树脂。第一像素电极13和第一电极11均设置在钝化层14背离衬底10的一侧，第一像素电极13与第一电极11绝缘间隔。第一薄膜晶体管12的漏极122与第一像素电极13电连接。}}

其中，钝化层14上设置有与第一薄膜晶体管12的漏极122对应的第一过孔V1，第一像素电极13通过第一过孔V1与第一薄膜晶体管12的漏极122相连。

如图3所示，第二像素区P2中设置有第二薄膜晶体管22和第二像素电极23，第二薄膜晶体管22设置在衬底10上，第二电极21设置在第二薄膜晶体管22背离衬底10的一侧。第二薄膜晶体管22包括栅极221、有源层223、源极224和漏极222，第二薄膜晶体管22的栅极221和有源层223被栅极绝缘层16间隔开。钝化层14上对应于第二薄膜晶体管22的漏极222的位置设置有第二过孔V2。第二像素电极23与第二薄膜晶体管22的漏极222绝缘间隔。

可选的，第二过孔V2可以不设置；或者第二过孔V2的深度小于第一过孔V1的深度。

可选的，第一薄膜晶体管12和第二薄膜晶体管22中相同的结构位于同一层；例如，第一薄膜晶体管12的栅极121和第二薄膜晶体管22的栅极221同层设置。另外，第一像素电极13和第二像素电极23同层设置。

其中，第一像素电极13和第一电极11之间设置有像素电极绝缘层15，像素电极绝缘层15覆盖显示区AA和冗余区DA，第一电极11和第二电极21设置在像素电极绝缘层15背离衬底10的一侧。

可选的，第一像素电极13和第一电极11之间设置有像素电极绝缘层15，像素电极绝缘层15覆盖显示区AA和冗余区DA，第一像素电极13和第二像素电极23设置在像素电极绝缘层15背离衬底10的一侧。

可选地，不同的第一电极11之间可以相互间隔。当然，也可以将显示区AA中的多个第一电极11分为多组，每组包括多个第一电极11，同一组中的第一电极11彼此相连，不同组的第一电极11之间绝缘间隔。或者，也可以将所有第一电极11连接为一体结构。

如图4所示，第一电极11可以包括多个电极条111，此时，第一空置区Open1包括多个狭缝Slit1。例如：多个电极条111可以相互间隔设置，相邻电极条111的两端相互连接形成封闭结构；也可以将多个电极条111形成半封闭结构，例如多个电极条111同一侧的端部连接起来，从而使第一电极11形成梳状电极。

如图4所示，第二电极12也可以包括多个电极条211，此时，第二空置区Open2包括多个狭缝Slit2。例如：多个电极条211可以相互间隔设置，相邻电极条211的两端相互连接形成封闭结构；也可以将多个电极条211形成半封闭结构，例如多个电极条211同一侧的端部连接起来，从而使第二电极12形成梳状电极。

可选的，第一电极11、狭缝Slit1、第二电极12、狭缝Slit2的具体形状不做限定。例如：可以折线等不规则形状。

可选的，至少部分第二空置区Open2的宽度大于第一空置区Open1的至少一个狭缝Slit1宽度。

可选的，至少部分第二空置区Open2的狭缝Slit2宽度大于第一空置区Open1的狭缝Slit1宽度。可选的，至少部分第二空置区Open2的狭缝Slit2宽度是第一空置区Open1的狭缝Slit1宽度的1.1～5倍。

结合图2、图3、图5和图6所示，在一些实施例中，第二空置区Open2在衬底10上的正投影的边界环绕第二过孔V2在衬底10上的正投影，即，第二电极21上形成的镂空区域的边界为环绕第二过孔V2所在区域的环形。如图5和图6中所示，该环形可以为圆环，也可以为矩形环。在图5和图6的结构中，第二过孔V2处在工艺过程中产生的静电能够被第二电极21屏蔽，从而减少静电对显示区AA中结构的影响。

第二电极21可以与第一电极11连接为一体结构。当然，也可以使不同的第二电极21之间彼此绝缘；或者，也可以将包括第一电极11和第二电极21在内的所有电极划分为多组，每组包括多个第一电极11和\/或多个第二电极21，同一组的电极相互连接，不同组的电极绝缘间隔。

在第一像素区P1中，第一电极11的电极条111与第一像素电极13之间能够形成水平电场，结合图6和图7所示，第一数据线Data1与第一空置区Open1的狭缝Slit1平行，这样可以更好调整水平电场分布，提高显示效果。当第二空置区Open2包括多个狭缝Slit2(如图4所示)时，第二数据线Data2与第二空置区Open2的狭缝Slit2平行，这样可以防止显示区AA与冗余区DA交界位置的液晶分子的偏转状态发生明显变化，进而保证显示区AA边界位置能够正常显示，防止冗余区DA的电场对显示区AA的显示造成不良影响。

可选的，当第二空置区Open2在衬底10上的正投影形状为多边形时，如图7所示，第二数据线Data2与该多边形的至少一条边平行。

可选的，在本实用新型一些实施例中，第一数据线Data1和第二数据线Data2的延伸方向存在交叉或延伸方向一致，可以根据需求设定。例如：可以根据显示区AA的第一空置区Open1和冗余区DA的第二空置区Open2的形状结构设计，以减小工艺难度为佳。

通常，在阵列基板的制作工艺中，刻蚀液容易在工艺区域(即，显示区AA和冗余区DA构成的总区域)的边界处发生堆积，为了尽量减少残留的刻蚀液对显示区AA的影响，在一些实施例中，显示区AA沿行方向的两侧中的至少一侧(即，左右两侧中的至少一侧)设置有多列第二像素区P2；和\/或，显示区AA沿列方向的两侧中的至少一侧(即，上下两侧中的至少一侧)设置有多行第二像素区P2(如图6和图7所示)，从而使得残留的刻蚀液进行流向冗余区DA，减少残留的刻蚀液对显示区AA显示效果的影响。

例如，可以在显示区AA的上下两侧中的每一侧均设置两行第二像素区P2，在显示区AA的左右两侧中的每一侧均设置两列第二像素区P2。

可选的，在位于显示区AA同一侧的任意两个第二像素区P2中，靠近显示区AA的第二像素区P2中的第二空置区Open2的面积不大于远离显示区AA的第二像素区P2中的第二空置区Open2的面积。即，当显示区AA沿行方向的两侧中的至少一侧设置有多列第二像素区P2时，该多列第二像素区P2中的任意两列中，靠近显示区AA的一列第二像素区P2中的第二空置区Open2的面积不大于远离显示区AA的一列第二像素区P2中的第二空置区Open2的面积；当显示区AA沿列方向的两侧中的至少一侧设置有多行第二像素区P2时，该多行第二像素区P2中的任意两行中，靠近显示区AA的一行第二像素区P2的第二空置区Open2的面积不大于远离显示区AA的一行第二像素区P2中的第二空置区Open2的面积。

可选地，在显示区AA的同一侧，沿逐渐远离显示区AA的方向，第二像素区P2中的第二空置区Open2的面积逐渐增大，从而使得残留的刻蚀液尽量远离显示区AA，进而尽量减少残留的刻蚀液对显示效果的影响。

其中，第一像素区P1的面积可以为第二像素区P2面积的1.5～3倍，从而减少冗余区DA所占面积，进而有利于显示装置实现窄边框。

在一些实施例中，第一薄膜晶体管12的漏极在衬底上的正投影与第一空置区Open1在衬底10上的正投影存在第一交叠区，第二薄膜晶体管22的漏极在衬底10上的正投影与第二空置区Open2在衬底10上的正投影存在第二交叠区。其中，第一交叠区的面积小于或等于第二交叠区的面积。

可选地，第二交叠区的面积是第一交叠区的面积的1.1～1.5倍。

由于薄膜晶体管的漏极存在一定的高度，因此，像素电极绝缘层15上对应于第一交叠区和第二交叠区的位置会形成台阶，这些台阶位置更容易聚集工艺残留物；故而，当第二交叠区的面积相较于第一交叠区更大时，则第二像素区P2更容易聚集更多的工艺残留物，从而尽量减少工艺残留物对显示区AA的制备效果的影响，进而减少显示不良。

在一些实施例中，钝化层14上的第一过孔V1在衬底10上的投影与第一空置区在衬底10上的正投影形成第三交叠区，钝化层14上的第二过孔V2在衬底10上的投影与第二冗余区DA在衬底10上的正投影形成第四交叠区。其中，第三交叠区的面积小于第四交叠区的面积。可选地，第四交叠区的面积大于第三交叠区的面积。

如图2和图3所示，像素电极绝缘层15在对应于第一过孔V1和第二过孔V2的位置会形成一定的凹陷，该凹陷容易聚集工艺残留物，因此，当第四交叠区的面积大于第三交叠区的面积时，则工艺残留物更容易聚集在第二像素区P2中，从而尽量减少工艺残留物对显示区AA的制备效果的影响，进而减少显示不良。

如图7所示，在一些实施例中，第二空置区Open2与至少部分第二栅线Gate2存在交叠，从而减少第二栅线Gate2与第二电极21之间的交叠电容，进而减少二者的交叠电容对信号传输造成的延迟，从而改善显示区AA的显示效果。

每列第二电极21的至少一部分在列方向上超出第二数据线Data2，即，每列第二电极21的下端超出第二数据线Data2的下端和\/或每列第二电极21的上端超出第二数据线Data2的上端，这样可以减小第二数据线Data2的长度，进而减小制作材料；同时，还可以减小第二数据线Data2与第二电极21之间的交叠电容，从而减小该交叠电容对信号传输造成的延迟，进而改善显示区AA的显示效果。

本实用新型还提供一种显示装置，包括上述阵列基板。所述显示装置可以为：电子纸、OLED面板、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。

由于上述阵列基板可以使工艺残留物尽量聚集在冗余区，从而减少工艺残留物对显示区制备效果的影响，因此，包括上述阵列基板的显示装置能够达到更好的显示效果。

可以理解的是，以上实施方式仅仅是为了说明本实用新型的原理而采用的示例性实施方式，然而本实用新型并不局限于此。对于本领域内的普通技术人员而言，在不脱离本实用新型的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本实用新型的保护范围。

设计图

阵列基板和显示装置论文和设计

阵列基板和显示装置论文和设计-先建波

全文摘要

主设计要求

设计方案

设计说明书

设计图

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