输出阻抗调整装置论文和设计-李永胜

全文摘要

一种输出阻抗调整装置，包括：一参考电流源、一可调电阻器、一电阻侦测器、一映射模块以及一控制器。参考电流源用于产生一参考电流。可调电阻器具有一第一端和一第二端，其中参考电流流经可调电阻器。电阻侦测器根据参考电流和可调电阻器的第一端和第二端之间的一电位差来估算可调电阻器的一初始电阻值。映射模块用于储存一映射表，其中映射模块根据初始电阻值来查询映射表，以产生一调整信号。控制器根据调整信号来产生一控制信号，以更新可调电阻器，其中更新后的可调电阻器具有一最终电阻值。本实用新型可在极短时间内完成校正程序，并在有制程变异的情况下仍能提供准确的输出阻抗，从而有助于最佳化芯片端的操作性能。

主设计要求

1.一种输出阻抗调整装置，其特征在于，设置于芯片中，所述输出阻抗调整装置包括：参考电流源，产生参考电流；可调电阻器，具有第一端和第二端，其中该参考电流流经该可调电阻器，其中该第一端耦接于该芯片的第一输出节点，该第二端耦接于该芯片的第二输出节点；电阻侦测器，根据该参考电流和该可调电阻器的该第一端和该第二端之间的电位差来估算该可调电阻器的初始电阻值；映射模块，储存映射表，其中该映射模块根据该初始电阻值来查询该映射表，以产生调整信号；以及控制器，根据该调整信号来产生控制信号，以更新该可调电阻器，其中更新后的该可调电阻器具有固定的最终电阻值。

设计方案

1.一种输出阻抗调整装置，其特征在于，设置于芯片中，所述输出阻抗调整装置包括：

参考电流源，产生参考电流；

可调电阻器，具有第一端和第二端，其中该参考电流流经该可调电阻器，其中该第一端耦接于该芯片的第一输出节点，该第二端耦接于该芯片的第二输出节点；

电阻侦测器，根据该参考电流和该可调电阻器的该第一端和该第二端之间的电位差来估算该可调电阻器的初始电阻值；

映射模块，储存映射表，其中该映射模块根据该初始电阻值来查询该映射表，以产生调整信号；以及

控制器，根据该调整信号来产生控制信号，以更新该可调电阻器，其中更新后的该可调电阻器具有固定的最终电阻值。

2.根据权利要求1所述的输出阻抗调整装置，其特征在于，该映射模块将包括多个调整位的该调整信号输出至该控制器，而该控制器将包括与该多个调整位对应的多个控制位的该控制信号输出至该可调电阻器。

3.根据权利要求2所述的输出阻抗调整装置，其特征在于，该可调电阻器包括可调部分和固定部分，其中该可调电阻器的该可调部分和该固定部分包含的晶体管皆具有相同尺寸，该可调部分和该固定部分包含的电阻器皆具有相同电阻值，且该可调部分和该固定部分使用对称的线路布局。

4.根据权利要求3所述的输出阻抗调整装置，其特征在于，该可调电阻器的该可调部分包括：

多个第一电阻器，各具有第一端和第二端；

多个第一晶体管，各具有控制端、第一端以及第二端，其中各该第一晶体管的该控制端用于接收对应的该多个控制位之一，各该第一晶体管的该第一端耦接至对应的该多个第一电阻器之一的该第一端，而各该第一晶体管的该第二端耦接至该可调电阻器的该第一端；以及

多个第二晶体管，各具有控制端、第一端以及第二端，其中各该第二晶体管的该控制端用于接收对应的该多个控制位之一，各该第二晶体管的该第一端耦接至该可调电阻器的该第二端，而各该第二晶体管的该第二端耦接至对应的该多个第一电阻器之一的该第二端。

5.根据权利要求3所述的输出阻抗调整装置，其特征在于，该可调电阻器的该固定部分包括：

多个第二电阻器，各具有第一端和第二端；

多个第三晶体管，各具有控制端、第一端以及第二端，其中各该第三晶体管的该控制端耦接至供应电位，各该第三晶体管的该第一端耦接至对应的该多个第二电阻器之一的该第一端，而各该第三晶体管的该第二端耦接至该可调电阻器的该第一端；以及

多个第四晶体管，各具有控制端、第一端以及第二端，其中各该第四晶体管的该控制端耦接至该供应电位，各该第四晶体管的该第一端耦接至该可调电阻器的该第二端，而各该第四晶体管的该第二端耦接至对应的该多个第二电阻器之一的该第二端。

6.根据权利要求2所述的输出阻抗调整装置，其特征在于，该控制器包括延迟器和第一反相器，该延迟器将模式切换信号延迟既定时间，以产生延迟信号，该第一反相器具有输入端和输出端，该第一反相器的该输入端用于接收该延迟信号，而该第一反相器的该输出端用于输出反相延迟信号，其中该既定时间为该输出阻抗调整装置所需要的校正时间。

7.根据权利要求6所述的输出阻抗调整装置，其特征在于，该控制器还包括对应该多个控制位的多个控制电路。

8.根据权利要求7所述的输出阻抗调整装置，其特征在于，各该控制电路包括：

第一与门，具有第一输入端、第二输入端以及输出端，其中该第一与门的该第一输入端用于接收该延迟信号，该第一与门的该第二输入端用于接收对应的该多个调整位之一，而该第一与门的该输出端用于输出对应的多个切换信号之一；

第一电流源，供应第一电流至第一节点；

第一切换器，具有第一端和第二端，其中该第一切换器的该第一端耦接至该第一节点，该第一切换器的该第二端耦接至第二节点，而该第一切换器根据该对应的多个切换信号之一来选择性地导通或断开；

第一较大电阻器，具有第一端和第二端，其中该第一较大电阻器的该第一端耦接至供应电位，而该第一较大电阻器的该第二端耦接至该第二节点；

第一保险丝，具有第一端和第二端，其中该第一保险丝的该第一端耦接至该第二节点，该第一保险丝的该第二端耦接至接地电位，而该第一保险丝选择性地导通或烧断；以及

第二切换器，具有第一端和第二端，其中该第二切换器的该第一端耦接至该第二节点，该第二切换器的该第二端耦接至对应的多个控制节点之一，该对应的多个控制节点之一用于输出对应的该多个控制位之一，而该第二切换器根据该反相延迟信号来选择性地导通或断开。

9.根据权利要求2所述的输出阻抗调整装置，其特征在于，

该控制器将包括在该输出阻抗调整装置操作于校正模式之前皆维持于低逻辑电平的该多个控制位的该控制信号输出至该可调电阻器，以最大化该可调电阻器的该初始电阻值。

10.根据权利要求2所述的输出阻抗调整装置，其特征在于，

该控制器将包括在该输出阻抗调整装置的校正模式结束后任一或多个已上升至高逻辑电平的该多个控制位的该控制信号输出至该可调电阻器，使得该可调电阻器的该最终电阻值趋近于目标电阻值。

11.根据权利要求2所述的输出阻抗调整装置，其特征在于，该控制器将包括在该输出阻抗调整装置的校正模式结束后分别等于对应的调整位的该多个控制位的该控制信号输出至该可调电阻器。

设计说明书

技术领域

本实用新型关于一种输出阻抗调整装置，特别是关于适用于内建自我测试(Built-In Self-Test，BIST)系统的输出阻抗调整装置。

背景技术

在集成电路(Integrated Circuit，IC)的芯片进入大量生产之前，必须先经过自动测试设备(Automated Test Equipment，ATE)作一次最后上线前测试。然而，由于自动测试设备的每单位使用时间非常昂贵，设计者通常会找寻其他替代方案。例如，若芯片(Chip)具有内建自我测试(Built-In Self-Test，BIST)系统，即可节省许多自动测试设备的使用时间。然而，现存的内建自我测试系统仍有许多缺陷，有必要提出一种全新的解决方法加以改进。

实用新型内容

在较佳实施例中，本实用新型提供一种输出阻抗调整装置，设置于芯片中，所述输出阻抗调整装置包括：参考电流源，产生参考电流；可调电阻器，具有第一端和第二端，其中该参考电流流经该可调电阻器，其中该第一端耦接于该芯片的第一输出节点，该第二端耦接于该芯片的第二输出节点；电阻侦测器，根据该参考电流和该可调电阻器的该第一端和该第二端之间的电位差来估算该可调电阻器的初始电阻值；映射模块，储存映射表，其中该映射模块根据该初始电阻值来查询该映射表，以产生调整信号；以及控制器，根据该调整信号来产生控制信号，以更新该可调电阻器，其中更新后的该可调电阻器具有固定的最终电阻值。

在一些实施例中，该映射模块将包括多个调整位的该调整信号输出至该控制器，而该控制器将包括与该多个调整位对应的多个控制位的该控制信号输出至该可调电阻器。

在一些实施例中，该可调电阻器包括可调部分和固定部分，其中该可调电阻器的该可调部分和该固定部分包含的晶体管皆具有相同尺寸，该可调部分和该固定部分包含的电阻器皆具有相同电阻值，且该可调部分和该固定部分使用对称的线路布局。

在一些实施例中，该可调电阻器的该可调部分包括：多个第一电阻器，各具有第一端和第二端；多个第一晶体管，各具有控制端、第一端以及第二端，其中各该第一晶体管的该控制端用于接收对应的该多个控制位之一，各该第一晶体管的该第一端耦接至对应的该多个第一电阻器之一的该第一端，而各该第一晶体管的该第二端耦接至该可调电阻器的该第一端；多个第二晶体管，各具有控制端、第一端以及第二端，其中各该第二晶体管的该控制端用于接收对应的该多个控制位之一，各该第二晶体管的该第一端耦接至该可调电阻器的该第二端，而各该第二晶体管的该第二端耦接至对应的该多个第一电阻器之一的该第二端。

在一些实施例中，该可调电阻器的该固定部分包括：多个第二电阻器，各具有一第一端和一第二端；多个第三晶体管，各具有控制端、第一端以及第二端，其中各该第三晶体管的该控制端耦接至供应电位，各该第三晶体管的该第一端耦接至对应的该多个第二电阻器之一的该第一端，而各该第三晶体管的该第二端耦接至该可调电阻器的该第一端；多个第四晶体管，各具有控制端、第一端以及第二端，其中各该第四晶体管的该控制端耦接至该供应电位，各该第四晶体管的该第一端耦接至该可调电阻器的该第二端，而各该第四晶体管的该第二端耦接至对应的该多个第二电阻器之一的该第二端。

在一些实施例中，该控制器包括延迟器和第一反相器，该延迟器将模式切换信号延迟既定时间，以产生延迟信号，该第一反相器具有输入端和输出端，该第一反相器该的该输入端用于接收该延迟信号，而该第一反相器的该输出端用于输出反相延迟信号，其中该既定时间为该输出阻抗调整装置所需要的校正时间。

在一些实施例中，该控制器还包括对应该多个控制位的多个控制电路。

在一些实施例中，各该控制电路包括：第一与门，具有第一输入端、第二输入端以及输出端，其中该第一与门的该第一输入端用于接收该延迟信号，该第一与门的该第二输入端用于接收对应的该多个调整位之一，而该第一与门的该输出端用于输出对应的多个切换信号之一；第一电流源，供应第一电流至第一节点；第一切换器，具有第一端和第二端，其中该第一切换器的该第一端耦接至该第一节点，该第一切换器的该第二端耦接至第二节点，而该第一切换器根据该对应的多个切换信号之一来选择性地导通或断开；第一较大电阻器，具有第一端和第二端，其中该第一较大电阻器的该第一端耦接至供应电位，而该第一较大电阻器的该第二端耦接至该第二节点；第一保险丝，具有第一端和第二端，其中该第一保险丝的该第一端耦接至该第二节点，该第一保险丝的该第二端耦接至一接地电位，而该第一保险丝选择性地导通或烧断；第二切换器，具有第一端和第二端，其中该第二切换器的该第一端耦接至该第二节点，该第二切换器的该第二端耦接至对应的多个控制节点之一，该对应的多个控制节点之一用于输出对应的该多个控制位之一，而该第二切换器根据该反相延迟信号来选择性地导通或断开。

在一些实施例中，该控制器将包括在该输出阻抗调整装置操作于校正模式之前皆维持于低逻辑电平的该多个控制位的该控制信号输出至该可调电阻器，以最大化该可调电阻器的该初始电阻值。

在一些实施例中，该控制器将包括在该输出阻抗调整装置的校正模式结束后任一或多个已上升至高逻辑电平的该多个控制位的该控制信号输出至该可调电阻器，使得该可调电阻器的该最终电阻值趋近于目标电阻值。

在一些实施例中，该控制器将包括在该输出阻抗调整装置的校正模式结束后分别等于对应的调整位的该多个控制位的该控制信号输出至该可调电阻器。

本实用新型可在极短时间内完成校正程序，并在有制程变异的情况下仍能提供准确的输出阻抗，从而有助于最佳化芯片端的操作性能。

附图说明

图1是显示根据本实用新型一实施例所述的内建自我测试系统的芯片端的示意图。

图2是显示根据本实用新型一实施例所述的输出阻抗调整装置的示意图。

图3是显示根据本实用新型一实施例所述的可调电阻器的示意图。

图4A是显示根据本实用新型一实施例所述的控制器的示意图。

图4B是显示根据本实用新型一实施例所述的输出阻抗调整装置的信号波形图。

图5A是显示根据本实用新型一实施例所述的第一控制电路的示意图。

图5B是显示根据本实用新型一实施例所述的第二控制电路的示意图。

图5C是显示根据本实用新型一实施例所述的第三控制电路的示意图。

图5D是显示根据本实用新型一实施例所述的第四控制电路的示意图。

图6是显示根据本实用新型一实施例所述的等级选择装置的示意图。

图7是显示根据本实用新型一实施例所述的移位寄存器的示意图。

图8是显示根据本实用新型一实施例所述的等级选择装置的信号波形图。

其中，附图中符号的简单说明如下。

100：芯片端；110：自动测试设备；120：发射器；130：接收器；140：输出电阻器；150、200：输出阻抗调整装置；160、600：等级选择装置；171～174：第一～第四模式切换器；210：参考电流源；220：可调电阻器；221：可调电阻器的第一端；222：可调电阻器的第二端；224：可调电阻器的可调部分；225：可调电阻器的固定部分；230：电阻侦测器；231：延迟器；240：映射模块；241～245：第一～第五反相器；250：控制器；251～254：第一～第四控制电路；261～264：第一～第四与门；271～274：第一～第四电流源；281～288：第一～第八切换器；291～294：第一～第四保险丝；610：移位寄存器；620：高通滤波器；631：第一SR锁存器；632：第二SR锁存器；635：或门；640：锁相回路；650：选择电路；660：随机波形产生器；670：数字比较器；680：分频器；691～694：第一～第四D型触发器；BA1～BA4：第一～第四调整位；BC1～BC4：第一～第四控制位；BF：除频位；BL1～BL4：第一～第四等级位；BS1～BS4：第一～第四位移位；BT：触发位；BW：程序控制位；BX：侦错位；C1～C4：第一第四电容器；CF：滤波电容器；I1～I4：第一～第四电流；IREF：参考电流；M1～M28：第一～第二十八晶体管；ME1～ME4：第一～第四通道晶体管；N1～N8：第一～第八节点；NC1～NC4：第一～第四控制节点；NOUT1：第一输出节点；NOUT2：第二输出节点；NSF：选择节点；NW1：第一内部节点；NW2：第二内部节点；R1～R14：第一～第十四电阻器；RF：滤波电阻器；RL1～RL4：第一～第四较大电阻器；RA：初始电阻值；RZ：最终电阻值；SA：调整信号；SC：控制信号；SD：延迟信号；SDB：反相延迟信号；SF1～SF4：第一～第四频率信号；SFS：选择频率信号；SI：模式切换信号；SIA：初始化信号；SIN：输入信号；SOUT：输出信号；SS1～SS4：第一～第四切换信号；SZ：终止信号；TD：既定时间；VCM：共模电位；VD：电位差；VDD：供应电位；VSS：接地电位。

具体实施方式

为让本实用新型的目的、特征和优点能更明显易懂，下文特举出本实用新型的具体实施例，并配合所附图式，作详细说明如下。

在说明书及权利要求当中使用了某些词汇来指称特定的元件。本领域技术人员应可理解，硬件制造商可能会用不同的名词来称呼同一个元件。本说明书及权利要求并不以名称的差异来作为区分元件的方式，而是以元件在功能上的差异来作为区分的准则。在通篇说明书及权利要求当中所提及的“包含”及“包括”一词为开放式的用语，故应解释成“包含但不仅限定于”。“大致”一词则是指在可接受的误差范围内，本领域技术人员能够在一定误差范围内解决所述技术问题，达到所述基本的技术效果。此外，“耦接”一词在本说明书中包含任何直接及间接的电性连接手段。因此，若文中描述一第一装置耦接至一第二装置，则代表该第一装置可直接电性连接至该第二装置，或经由其它装置或连接手段而间接地电性连接至该第二装置。

图1是显示根据本实用新型一实施例所述的内建自我测试(Built-In Self-Test，BIST)系统的芯片端(Chip End)100的示意图。此内建自我测试系统可支持一移动产业处理器接口(Mobile Industry Processor Interface，MIPI)。以一分隔线LC1为界，其中位于分隔线LC1的左侧为一自动测试设备(Automated Test Equipment，ATE)110，而位于分隔线LC1的右侧为使用内建自我测试系统的芯片端100。芯片端100可包括：一发射器(Transmitter，TX端)120、一接收器(Receiver，RX端)130、一输出电阻器(OutputResistor)140、一输出阻抗调整装置(Output Impedance Adjustment Device)150、一等级选择装置(Level Selection Device)160、一第一模式切换器(Mode Switch Element)171、一第二模式切换器172、一第三模式切换器173以及一第四模式切换器174。必须注意的是，芯片端100可由自动测试设备110进行测试，亦可由其内建自我测试系统进行测试以节省外部测试时间并降低测试成本。

芯片端100及其发射器120和接收器130皆采取差动输出(Differential Output)的机制来传递信号，其中芯片端100还具有一共模电位(Common Mode Voltage)VCM，属于此差动输出机制的中心电位。详细而言，发射器120的二端和接收器130的二端分别耦接至一第一内部节点NW1和一第二内部节点NW2，使得各种信号可于发射器120和接收器130之间进行传递。若以自动测试设备110来测试芯片端100，则芯片端100的一第一输出节点NOUT1和一第二输出节点NOUT2将耦接至自动测试设备110。输出阻抗调整装置150耦接于第一输出节点NOUT1和第二输出节点NOUT2之间，其中输出阻抗调整装置150的一中心点还可耦接至共模电位VCM。第一模式切换器171耦接于第一输出节点NOUT1和第一内部节点NW1之间。第二模式切换器172耦接于第二输出节点NOUT2和第二内部节点NW2之间。输出电阻器140具有一第一端和一第二端，其中输出电阻器140的一中心点还可耦接至共模电位VCM。第三模式切换器173耦接于第一内部节点NW1和输出电阻器140的第一端之间。第四模式切换器174耦接于第二内部节点NW2和输出电阻器140的第二端之间。

芯片端100可操作于一正常模式或一(自我)校正模式。当芯片端100操作于正常模式时，自动测试设备110被移除，而芯片端100的第一输出节点NOUT1和第二输出节点NOUT2耦接至一负载电路(Loading Circuit)(未显示)。为了避免发生信号反射，介于第一输出节点NOUT1和第二输出节点NOUT2之间的输出阻抗调整装置150必须提供十分准确的阻抗值(例如：100欧姆)。相对地，介于第一内部节点NW1和第二内部节点NW2之间用于测试的输出电阻器140的阻抗值则可不须太过准确，其可享有正负20％范围的误差容忍值。当芯片端100操作于校正模式时，自动测试设备110亦被移除，而发射器120可取代自动测试设备110的功能。详细而言，发射器120可接收来自等级选择装置160的一输入信号SIN作为一自我测试信号，此输入信号SIN可传递至接收器130，而接收器130再输出对应的一输出信号SOUT回到等级选择装置160。通过比较输入信号SIN和输出信号SOUT，等级选择装置160可执行一侦错程序并判断芯片端100的通信等级及适当的操作频率。因此，芯片端100可在不使用自动测试设备110的情况下完成自我校正程序，此将节省许多与自动测试设备110相关的测试时间及操作费用。

第一输出节点NOUT1以及第二输出节点NOUT2和自动测试设备110之间的线路具有外部寄生电容(External Parasitic Capacitance)，其可模拟为耦接于第一输出节点NOUT1和一接地电位(Ground Voltage)VSS之间的一第一电容器(Capacitor)C1以及耦接于第二输出节点NOUT2和接地电位VSS之间的一第二电容器C2。例如，第一电容器C1的电容值和第二电容器C2的电容值可皆约为2.5pF。另一方面，芯片端100具有内部寄生电容(Internal Parasitic Capacitance)，其可模拟为耦接于第一内部节点NW1和接地电位VSS之间的一第三电容器C3以及耦接于第二内部节点NW2和接地电位VSS之间的一第四电容器C4。例如，第三电容器C3的电容值和第四电容器C4的电容值可皆约为0.25pF。由上可知，由于连接自动测试设备110所产生之外部寄生电容远大于芯片端100的内部寄生电容，而适当应用此一特性可进一步改良芯片端100的操作性能。在一些实施例中，当芯片端100操作于正常模式时，第一模式切换器171和第二模式切换器172皆会导通(Closed)，且第三模式切换器173和第四模式切换器174皆会断开(Opened)。此时，芯片端100可与负载电路进行沟通，而发射器120将不会参与运作。在另一些实施例中，当芯片端100操作于校正模式时，第一模式切换器171和第二模式切换器172皆会断开，且第三模式切换器173和第四模式切换器174皆会导通。此时，芯片端100可由发射器120来进行自我测试和自我校正。必须注意的是，第一模式切换器171和第二模式切换器172的断开操作可将外部寄生的第一电容器C1和第二电容器C2与芯片端100完全隔离开，以发射器120的输出电流将仅须驱动内部寄生的第三电容器C3和第四电容器C4，而无须同时驱动相对较大的第一电容器C1和第二电容器C2。在此设计下，发射器120的布局面积(Layout Area)将可大幅缩小，此有助于最小化芯片端100的整体尺寸并缩短其自我校正时间。

以下实施例将对芯片端100内的输出阻抗调整装置150和等级选择装置160提出一些性能改进方案。必须注意的是，以下图式的电路设计和相关叙述仅为举例说明，是为使读者能易于了解，而非用于限制本实用新型的范围。

图2是显示根据本实用新型一实施例所述的输出阻抗调整装置200的示意图。输出阻抗调整装置200可通过一校正程序来提供准确电阻值。在本输出阻抗调整校正程序中，第一模式切换器171和第二模式切换器172皆会导通，且第三模式切换器173和第四模式切换器174皆会断开。如图2所示，输出阻抗调整装置200包括一参考电流源(Reference CurrentSource)210、一可调电阻器(Tunable Resistor)220、一电阻侦测器(ResistanceDetector)230、一映射模块(Mapping Module)240以及一控制器(Controller)250。参考电流源210用于产生一参考电流IREF。在校正程序开始前，可调电阻器220可具有一初始电阻值(Initial Resistance)RA。可调电阻器220具有一第一端221和一第二端222，其中可调电阻器220的第一端221耦接至参考电流源210，而参考电流IREF流经可调电阻器220的第一端221和第二端222。电阻侦测器230耦接至参考电流源210和可调电阻器220的第一端221和第二端222。在一些实施例中，电阻侦测器230包括一电压侦测器(Voltage DifferenceDetector)、一电流侦测器(Current Detector)以及一除法器(Divider)(未显示)。依照欧姆定律(Ohm’s Law)，电阻侦测器230可根据参考电流IREF和可调电阻器220的第一端221和第二端222之间的一电位差(Voltage Difference)VD来估算可调电阻器220的初始电阻值RA。必须注意的是，可调电阻器220可耦接于芯片端100的第一输出节点NOUT1和第二输出节点NOUT2之间(即第一端221耦接于芯片端100的第一输出节点NOUT1和第二端222耦接于芯片端100的第二输出节点NOUT2)，由于制程误差，其初始电阻值RA可能不会精确地等于一目标电阻值(Target Resistance)(例如：100欧姆)。为了解决此一问题，所提的电阻侦测器230、映射模块240以及控制器250即可用于控制可调电阻器220，以抑制制程误差所造成的不良影响。详细而言，映射模块240耦接至电阻侦测器230，其内并储存有一映射表(MappingTable)。映射模块240可用一硬件电路(Hardware Circuit)或是一软件程序(SoftwareProgram)来实施。映射模块240根据初始电阻值RA来查询映射表，以产生一调整信号SA。控制器250再根据调整信号SA来产生一控制信号SC，以更新可调电阻器220电阻值。当校正程序全部结束时，更新后的可调电阻器220将具有一最终电阻值(Final Resistance)RZ，而此最终电阻值RZ可趋近于或等于前述的目标电阻值，使得可调电阻器220最终可提供精确的输出阻抗。

在一些实施例中，调整信号SA包括一第一调整位(Bit)BA1、一第二调整位BA2、一第三调整位BA3以及一第四调整位BA4，而控制信号SC包括一第一控制位BC1、一第二控制位BC2、一第三控制位BC3以及一第四控制位BC4。然而，本实用新型并不仅限于此。在其他实施例中，调整信号SA和控制信号SC亦可各自包括不同数量的位(更多个位或更少个位)，以满足各种设计需求。

图3是显示根据本实用新型一实施例所述的可调电阻器220的示意图。可调电阻器220包括一可调部分224和一固定部分225。如图3所示，可调电阻器220的可调部分224包括：一第一电阻器(Resistor)R1、一第二电阻器R2、一第三电阻器R3、一第四电阻器R4、一第一晶体管(Transistor)M1、一第二晶体管M2、一第三晶体管M3、一第四晶体管M4、一第五晶体管M5、一第六晶体管M6、一第七晶体管M7以及一第八晶体管M8。例如，第一晶体管M1、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7以及第八晶体管M8可皆为N型金属氧化物半导体场效晶体管(N-channel Metal-Oxide-Semiconductor Field-Effect Transistor)。

第一电阻器R1具有一第一端和一第二端。第一晶体管M1具有一控制端、一第一端以及一第二端，其中第一晶体管M1的控制端用于接收第一控制位BC1，第一晶体管M1的第一端耦接至第一电阻器R1的第一端，而第一晶体管M1的第二端耦接至可调电阻器220的第一端221。第二晶体管M2具有一控制端、一第一端以及一第二端，其中第二晶体管M2的控制端用于接收第一控制位BC1，第二晶体管M2的第一端耦接至可调电阻器220的第二端222，而第二晶体管M2的第二端耦接至第一电阻器R1的第二端。第二电阻器R2具有一第一端和一第二端。第三晶体管M3具有一控制端、一第一端以及一第二端，其中第三晶体管M3的控制端用于接收第二控制位BC2，第三晶体管M3的第一端耦接至第二电阻器R2的第一端，而第三晶体管M3的第二端耦接至可调电阻器220的第一端221。第四晶体管M4具有一控制端、一第一端以及一第二端，其中第四晶体管M4的控制端用于接收第二控制位BC2，第四晶体管M4的第一端耦接至可调电阻器220的第二端222，而第四晶体管M4的第二端耦接至第二电阻器R2的第二端。第三电阻器R3具有一第一端和一第二端。第五晶体管M5具有一控制端、一第一端以及一第二端，其中第五晶体管M5的控制端用于接收第三控制位BC3，第五晶体管M5的第一端耦接至第三电阻器R3的第一端，而第五晶体管M5的第二端耦接至可调电阻器220的第一端221。第六晶体管M6具有一控制端、一第一端以及一第二端，其中第六晶体管M6的控制端用于接收第三控制位BC3，第六晶体管M6的第一端耦接至可调电阻器220的第二端222，而第六晶体管M6的第二端耦接至第三电阻器R3的第二端。第四电阻器R4具有一第一端和一第二端。第七晶体管M7具有一控制端、一第一端以及一第二端，其中第七晶体管M7的控制端用于接收第四控制位BC4，第七晶体管M7的第一端耦接至第四电阻器R4的第一端，而第七晶体管M7的第二端耦接至可调电阻器220的第一端221。第八晶体管M8具有一控制端、一第一端以及一第二端，其中第八晶体管M8的控制端用于接收第四控制位BC4，第八晶体管M8的第一端耦接至可调电阻器220的第二端222，而第八晶体管M8的第二端耦接至第四电阻器R4的第二端。

如图3所示，可调电阻器220的固定部分225包括：一第五电阻器R5、一第六电阻器R6、一第七电阻器R7、一第八电阻器R8、一第九电阻器R9、一第十电阻器R10、一第十一电阻器R11、一第十二电阻器R12、一第十三电阻器R13、一第十四电阻器R14、一第九晶体管M9、一第十晶体管M10、一第十一晶体管M11、一第十二晶体管M12、一第十三晶体管M13、一第十四晶体管M14、一第十五晶体管M15、一第十六晶体管M16、一第十七晶体管M17、一第十八晶体管M18、一第十九晶体管M19、一第二十晶体管M20、一第二十一晶体管M21、一第二十二晶体管M22、一第二十三晶体管M23、一第二十四晶体管M24、一第二十五晶体管M25、一第二十六晶体管M26、一第二十七晶体管M27以及一第二十八晶体管M28。例如，第九晶体管M9、第十晶体管M10、第十一晶体管M11、第十二晶体管M12、第十三晶体管M13、第十四晶体管M14、第十五晶体管M15、第十六晶体管M16、第十七晶体管M17、第十八晶体管M18、第十九晶体管M19、第二十晶体管M20、第二十一晶体管M21、第二十二晶体管M22、第二十三晶体管M23、第二十四晶体管M24、第二十五晶体管M25、第二十六晶体管M26、第二十七晶体管M27以及第二十八晶体管M28可皆为N型金属氧化物半导体场效晶体管(N-channel Metal-Oxide-Semiconductor Field-Effect Transistor)。

第五电阻器R5具有一第一端和一第二端。第九晶体管M9具有一控制端、一第一端以及一第二端，其中第九晶体管M9的控制端耦接至一供应电位(Supply Voltage)VDD，第九晶体管M9的第一端耦接至第五电阻器R5的第一端，而第九晶体管M9的第二端耦接至可调电阻器220的第一端221。第十晶体管M10具有一控制端、一第一端以及一第二端，其中第十晶体管M10的控制端耦接至供应电位VDD，第十晶体管M10的第一端耦接至可调电阻器220的第二端222，而第十晶体管M10的第二端耦接至第五电阻器R5的第二端。第六电阻器R6具有一第一端和一第二端。第十一晶体管M11具有一控制端、一第一端以及一第二端，其中第十一晶体管M11的控制端耦接至供应电位VDD，第十一晶体管M11的第一端耦接至第六电阻器R6的第一端，而第十一晶体管M11的第二端耦接至可调电阻器220的第一端221。第十二晶体管M12具有一控制端、一第一端以及一第二端，其中第十二晶体管M12的控制端耦接至供应电位VDD，第十二晶体管M12的第一端耦接至可调电阻器220的第二端222，而第十二晶体管M12的第二端耦接至第六电阻器R6的第二端。第七电阻器R7具有一第一端和一第二端。第十三晶体管M13具有一控制端、一第一端以及一第二端，其中第十三晶体管M13的控制端耦接至供应电位VDD，第十三晶体管M13的第一端耦接至第七电阻器R7的第一端，而第十三晶体管M13的第二端耦接至可调电阻器220的第一端221。第十四晶体管M14具有一控制端、一第一端以及一第二端，其中第十四晶体管M14的控制端耦接至供应电位VDD，第十四晶体管M14的第一端耦接至可调电阻器220的第二端222，而第十四晶体管M14的第二端耦接至第七电阻器R7的第二端。第八电阻器R8具有一第一端和一第二端。第十五晶体管M15具有一控制端、一第一端以及一第二端，其中第十五晶体管M15的控制端耦接至供应电位VDD，第十五晶体管M15的第一端耦接至第八电阻器R8的第一端，而第十五晶体管M15的第二端耦接至可调电阻器220的第一端221。第十六晶体管M16具有一控制端、一第一端以及一第二端，其中第十六晶体管M16的控制端耦接至供应电位VDD，第十六晶体管M16的第一端耦接至可调电阻器220的第二端222，而第十六晶体管M16的第二端耦接至第八电阻器R8的第二端。第九电阻器R9具有一第一端和一第二端。第十七晶体管M17具有一控制端、一第一端以及一第二端，其中第十七晶体管M17的控制端耦接至供应电位VDD，第十七晶体管M17的第一端耦接至第九电阻器R9的第一端，而第十七晶体管M17的第二端耦接至可调电阻器220的第一端221。第十八晶体管M18具有一控制端、一第一端以及一第二端，其中第十八晶体管M18的控制端耦接至供应电位VDD，第十八晶体管M18的第一端耦接至可调电阻器220的第二端222，而第十八晶体管M18的第二端耦接至第九电阻器R9的第二端。第十电阻器R10具有一第一端和一第二端。第十九晶体管M19具有一控制端、一第一端以及一第二端，其中第十九晶体管M19的控制端耦接至供应电位VDD，第十九晶体管M19的第一端耦接至第十电阻器R10的第一端，而第十九晶体管M19的第二端耦接至可调电阻器220的第一端221。第二十晶体管M20具有一控制端、一第一端以及一第二端，其中第二十晶体管M20的控制端耦接至供应电位VDD，第二十晶体管M20的第一端耦接至可调电阻器220的第二端222，而第二十晶体管M20的第二端耦接至第十电阻器R10的第二端。第十一电阻器R11具有一第一端和一第二端。第二十一晶体管M21具有一控制端、一第一端以及一第二端，其中第二十一晶体管M21的控制端耦接至供应电位VDD，第二十一晶体管M21的第一端耦接至第十一电阻器R11的第一端，而第二十一晶体管M22的第二端耦接至可调电阻器220的第一端221。第二十二晶体管M22具有一控制端、一第一端以及一第二端，其中第二十二晶体管M22的控制端耦接至供应电位VDD，第二十二晶体管M22的第一端耦接至可调电阻器220的第二端222，而第二十二晶体管M22的第二端耦接至第十一电阻器R11的第二端。第十二电阻器R12具有一第一端和一第二端。第二十三晶体管M23具有一控制端、一第一端以及一第二端，其中第二十三晶体管M23的控制端耦接至供应电位VDD，第二十三晶体管M23的第一端耦接至第十二电阻器R12的第一端，而第二十三晶体管M23的第二端耦接至可调电阻器220的第一端221。第二十四晶体管M24具有一控制端、一第一端以及一第二端，其中第二十四晶体管M24的控制端耦接至供应电位VDD，第二十四晶体管M24的第一端耦接至可调电阻器220的第二端222，而第二十四晶体管M24的第二端耦接至第十二电阻器R12的第二端。第十三电阻器R13具有一第一端和一第二端。第二十五晶体管M25具有一控制端、一第一端以及一第二端，其中第二十五晶体管M25的控制端耦接至供应电位VDD，第二十五晶体管M25的第一端耦接至第十三电阻器R13的第一端，而第二十五晶体管M25的第二端耦接至可调电阻器220的第一端221。第二十六晶体管M26具有一控制端、一第一端以及一第二端，其中第二十六晶体管M26的控制端耦接至供应电位VDD，第二十六晶体管M26的第一端耦接至可调电阻器220的第二端222，而第二十六晶体管M26的第二端耦接至第十三电阻器R13的第二端。第十四电阻器R14具有一第一端和一第二端。第二十七晶体管M27具有一控制端、一第一端以及一第二端，其中第二十七晶体管M27的控制端耦接至供应电位VDD，第二十七晶体管M27的第一端耦接至第十四电阻器R14的第一端，而第二十七晶体管M27的第二端耦接至可调电阻器220的第一端221。第二十八晶体管M28具有一控制端、一第一端以及一第二端，其中第二十八晶体管M28的控制端耦接至供应电位VDD，第二十八晶体管M28的第一端耦接至可调电阻器220的第二端222，而第二十八晶体管M28的第二端耦接至第十四电阻器R14的第二端。

在一些实施例中，无论是可调部分224或是固定部分225，可调电阻器220的每一晶体管皆具有相同尺寸，且每一电阻器皆具有相同电阻值，且使用对称的线路布局(layout)。此外，可调部分224或是固定部分225的电阻器数目(以及对应的晶体管数目、调整位数目、控制位数目)与其电阻值皆可视不同情况或需求调整。另外，可调电阻器220的每一电阻器的一中心点皆可耦接至共模电位VCM。此种对称式设计有利于大量生产制造，并降低元件间的不匹配问题。通过适当地改变控制信号SC的第一控制位BC1、第二控制位BC2、第三控制位BC3以及第四控制位BC4，可调电阻器220可提供前述的精确目标电阻值。

图4A是显示根据本实用新型一实施例所述的控制器250的示意图。如图4A所示，控制器250包括一延迟器(Delay Device)231、一第一反相器(Inverter)241、一第一控制电路251、一第二控制电路252、一第三控制电路253以及一第四控制电路254。延迟器231可将一模式切换信号SI延迟一既定时间TD，以产生一延迟信号SD。第一反相器241具有一输入端和一输出端，其中第一反相器241的输入端用于接收延迟信号SD，而第一反相器241的输出端用于输出一反相延迟信号SDB。根据延迟信号SD、第一调整位BA1、第二调整位BA2、第三调整位BA3以及第四调整位BA4，第一控制电路251可用于产生第一控制位BC1，第二控制电路252可用于产生第二控制位BC2，第三控制电路253可用于产生第三控制位BC3，而第四控制电路254可用于产生第四控制位BC4。

图4B是显示根据本实用新型一实施例所述的输出阻抗调整装置200的信号波形图。如图4B所示，在输出阻抗调整装置200操作于校正模式之前，模式切换信号SI处于高逻辑电平(High Logic Level，或是逻辑“1”)，此时，模式切换信号SI可重设(Reset)控制信号SC，使得第一控制位BC1、第二控制位BC2、第三控制位BC3以及第四控制位BC4皆维持于低逻辑电平(Low Logic Level，或是逻辑“0”)，以最大化可调电阻器220的初始电阻值RA。然后，模式切换信号SI由高逻辑电平切换至低逻辑电平，且输出阻抗调整装置200进入校正模式。模式切换信号SI和延迟信号SD之间的既定时间TD给电阻侦测器230、映射模块240以及控制器250将可调电阻器220由其初始电阻值RA调整至最终电阻值RZ所需的调整及计算时间(例如是1μs)。亦即，既定时间TD可视为输出阻抗调整装置200所花费的校正时间。当反相延迟信号SDB由低逻辑电平切换至高逻辑电平时，输出阻抗调整装置200离开校正模式(或校正程序结束)并操作于一正常模式。此时，第一控制位BC1、第二控制位BC2、第三控制位BC3以及第四控制位BC4的其中任一或多个已上升至高逻辑电平，使得可调电阻器220的最终电阻值RZ会趋近于一目标电阻值。在另一些实施例中，若可调电阻器220的初始电阻值RA已等于目标电阻值，则第一控制位BC1、第二控制位BC2、第三控制位BC3以及第四控制位BC4在校正程序结束后仍可皆维持于低逻辑电平。亦即，可调电阻器220的最终电阻值RZ即等同于初始电阻值RA。

以下将举例说明映射模块240及其映射表，以阐明本实用新型的操作原理。首先，可假设目标电阻值为100欧姆，可调电阻器220的每一电阻器电阻值皆为1200欧姆，且可调电阻器220的每一晶体管的导通电阻值皆为0欧姆(完美导通)。初始时，第一控制位BC1、第二控制位BC2、第三控制位BC3以及第四控制位BC4皆维持于低逻辑电平，以禁能(Disable)可调部分224，故可调电阻器220的初始电阻值RA仅由其固定部分225作贡献。在理想情况下，可调电阻器220的固定部分225可视为十个相同的1200欧姆的电阻器做并联耦接(Coupled in Parallel)，故其初始电阻值RA应该等于120欧姆。然而，若因一些制程变异，可调电阻器220的初始电阻值RA可能产生约-20％的误差而变为100欧姆，或是产生约+20％的误差而变为140欧姆。此时，为了达成100欧姆的目标电阻值，映射模块240可根据初始电阻值RA来查询下列映射表(例如：表1)，再据以产生调整信号SA的第一调整位BA1、第二调整位BA2、第三调整位BA3以及第四调整位BA4。

表1：映射模块的映射表

设计图

输出阻抗调整装置论文和设计

输出阻抗调整装置论文和设计-李永胜

全文摘要

主设计要求

设计方案

设计说明书

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