导读:本文包含了延时锁相环论文开题报告文献综述、选题提纲参考文献及外文文献翻译，主要关键词:锁相环,可编程,门阵列,现场,时钟,奇点,积分。
延时锁相环论文文献综述
李锐,田帆,邓贤君,单长虹[1]（2019）在《基于FPGA的全数字延时锁相环的设计》一文中研究指出针对传统模拟延时锁相环锁相精度不高、锁相速度慢、集成度低等问题,提出一种全数字延迟锁相环,采用电子设计自动化技术进行设计,并通过QuartusⅡ软件予以编辑与分析。仿真结果表明,该延时锁相环能够快速锁定,并能达到很高的精度,且可移植性强,适用于多种应用领域如微处理器、存储器与通用IC(本文来源于《现代电子技术》期刊2019年06期）
李锐[2]（2018）在《基于FPGA的全数字延时锁相环研究与设计》一文中研究指出随着超大规模集成电路的飞速发展,数字化程度越来越高,数据处理的速度越来越快。对于数字电路而言,无论是同步时序还是非同步时序,数字信息处理的精确运行,包括运算、传输和存储等,都需要由稳定的时钟来保证。在高度集成FPGA中,芯片上时钟的分布变得愈发重要。时钟延时与时钟偏斜严重地影响着系统性能。而延时锁相环作为FPGA时钟网络中的核心部分,不仅可以减少时钟偏斜,还能为系统提供时钟同步以及锁相等一系列功能,完全满足FPGA对时序的需要。全数字延时锁相环是基于传统的锁相环的基础上改进而来的。传统的延时锁相环采用模拟电路设计,其锁相偏斜较大,锁相范围很窄,且结构复杂,稳定性较差,容易受到温度的影响。对这些进行分析后,认为全数字化的设计能有效改善这些缺陷。为了提升FPGA芯片的性能,减小时钟延时,降低时钟偏斜,增大锁定范围,提高锁定速度,本文设计了基于FPGA的全数字延时锁相环。在全数字延时锁相环的设计中,分模块地设计系统单元,该系统主要由双D触发器型鉴频鉴相器、测频模块、相位测量模块、相位调节模块构成,并分析了延时单元。相位测量模块将鉴频鉴相器得到的数值转化为延迟级数,然后相位调节模块根据级数进行延时链的调节,延时链分为粗调和精调,控制器根据级数来调整延时,精调分为四级,可多次调节,极大地加快了锁定速度。并对各个模块以及整个系统予以了仿真验证,其充分证明全数字的结构运行稳定,不会累积相位误差。本论文所设计的全数字延时锁相环电路能够快速实现相位锁定,不仅能有效地消除时钟传播延时,拥有很宽的锁定范围,而且具有较高的锁相精度,结构简单,适用于多种应用领域如微处理器、存储器与IC设计中。(本文来源于《南华大学》期刊2018-05-01）
王鹏翔,周灏,来金梅[3]（2013）在《基于数字延时锁相环的FPGA IO延时管理电路》一文中研究指出本文提出了一种基于过采样量化器和换挡(Gear-Shift)控制机制的新颖的数字延时锁相环(DDLL),可以嵌入于FPGA芯片IO单元的延时管理系统,实现了IO单元数据通路延时的精确校正,分辨率达到78ps,可调节范围达4ns,满足FPGA芯片对高速串行接口协议复杂时序的兼容.DDLL使用独具特色的过采样量化器,仅使用1bit时间数字转换器(TDC)达到了98dB SNR,等效理论分辨率达16位,并引入了全新的Gear-Shift控制机制,对误差信息合理的加权实现快速精确的锁入,结合2阶巴特沃斯衰减的数字环路滤波器,实现全数字环路控制,较传统模拟延时锁相环,节省了芯片面积和功耗,同时对数字电路所产生的衬底噪声具有更好耐受.DDLL采用65nm数字工艺,嵌入复旦大学自主研发的FPGA芯片,经过后仿验证,锁定时间小于50cycles.(本文来源于《复旦学报(自然科学版)》期刊2013年04期）
姚若河,陈中盟[4]（2010）在《抗谐波锁定的延时锁相环》一文中研究指出为了解决传统延时锁相环(DLL)结构在宽频率锁定范围中的无法锁定和谐波锁定问题,在传统DLL结构中加入启动控制电路,使DLL在上电阶段把环路滤波电容上的电压充电至电源电压,从而使压控延时线的初始延时在上电后达到最小,并且小于输入参考信号的1个周期.设计了带开关控制的鉴相器,将DLL的锁定过程分为粗调和微调两个阶段,压控延时线的延时在粗调阶段只能逐渐增大,在微调阶段微调,直到延时为输入参考信号的1个周期,从而克服了无法锁定以及谐波锁定的问题,而且减小了DLL的锁定时间.采用GSMC 0.13μm1P7MCMOS工艺设计、1.2 V的电源电压进行仿真,结果表明该DLL工作频率范围为300～500MHz,功耗小于3mW.(本文来源于《华南理工大学学报(自然科学版)》期刊2010年09期）
王忠涛,杨明武[5]（2010）在《可实现快速锁定的FPGA片内延时锁相环设计》一文中研究指出延时锁相环(DLL)是一种基于数字电路实现的时钟管理技术。DLL可用以消除时钟偏斜,对输入时钟进行分频、倍频、移相等操作。文中介绍了FPGA芯片内DLL的结构和设计方案,在其基础上提出可实现快速锁定的延时锁相环OSDLL设计。在SMIC0.25μm工艺下,设计完成OSDLL测试芯片,其工作频率在20～200MHz,锁定时间相比传统架构有大幅降低。(本文来源于《电子科技》期刊2010年04期）
王忠涛[6]（2010）在《FPGA片内延时锁相环架构研究与设计》一文中研究指出FPGA(现场可编程门阵列)芯片是IC领域的重要组成部分,越来越多的集成电路设计和仿真依靠其来完成。目前市场上的FPGA芯片以欧美大公司的产品占主导,国内的可编程逻辑芯片设计和制造尚处于起步阶段,因此这一方向的研究具有重要的价值和意义。论文以一款国内自主研发的0.25um CMOS工艺SRAM型FPGA芯片设计为基础,主要介绍了FPGA芯片内延时锁相环架构研究设计及其应用,并在原有架构的基础上提出并设计了兼具更快的锁定速度和稳定的时钟调节能力的新型延时锁相环架构OSDLL。论文介绍了延时锁相环(Delay Locked Loop)的工作原理,电路结构组成,子模块功能定义以及设计等,其中数字控制逻辑依据半定制数字电路设计流程设计完成,鉴相器,可调延时链和时钟生成模块等依据全定制流程设计完成。经过数模混合仿真平台,设计仿真通过并整合至FPGA芯片内部。此100万门FPGA芯片完成流片后,MPW功能及性能测试达到设计指标。该FPGA内DLL模块的工作时钟的输入范围为20MHz到200MHz,与同类产品相比具有更高的精度、更低的功耗以及达到了较高的性能指标。OSDLL的设计是在原有DLL架构的基础上融入了one-shot延时计算技术,优化了DLL时钟调节原理。在不过多增加芯片面积的情况下较大程度的减少了DLL锁定时间,进一步提高了DLL和用户设计的系统性能。DLL应用领域极其广泛,例如可以作为时钟管理模块嵌入到ASIC或FPGA芯片内部,也可以作为IP在SOC系统中成为独立的集成子模块。在FPGA内可以完成时钟同步,分频,倍频等时钟管理功能,同时可以作为板级设计提供时钟源,简化设计。(本文来源于《合肥工业大学》期刊2010-04-01）
李兆静[7]（2009）在《FPGA内全数字延时锁相环的设计》一文中研究指出现场可编程门阵列(FPGA)的发展已经有二十多年,从最初的1200门发展到了目前数百万门至上千万门的单片FPGA芯片。现在,FPGA已广泛地应用于通信、消费类电子和车用电子类等领域,但国内市场基本上是国外品牌的天下。在高密度FPGA中,芯片上时钟分布质量变的越来越重要,时钟延迟和时钟偏差已成为影响系统性能的重要因素。目前,为了消除FPGA芯片内的时钟延迟,减小时钟偏差,主要有利用延时锁相环(DLL)和锁相环(PLL)两种方法,而其各自又分为数字设计和模拟设计。虽然用模拟的方法实现的DLL所占用的芯片面积更小,输出时钟的精度更高,但从功耗、锁定时间、设计难易程度以及可复用性等多方面考虑,我们更愿意采用数字的方法来实现。本论文是以Xilinx公司Virtex-E系列FPGA为研究基础,对全数字延时锁相环(DLL)电路进行分析研究和设计,在此基础上设计出具有自主知识产权的模块电路。本文作者在一年多的时间里,从对电路整体功能分析、逻辑电路设计、晶体管级电路设计和仿真以及最后对设计好的电路仿真分析、电路的优化等做了大量的工作,通过比较DLL与PLL、数字DLL与模拟DLL,深入的分析了全数字DLL模块电路组成结构和工作原理,设计出了符合指标要求的全数字DLL模块电路,为开发自我知识产权的FPGA奠定了坚实的基础。本文先简要介绍FPGA及其时钟管理技术的发展,然后深入分析对比了DLL和PLL两种时钟管理方法的优劣。接着详细论述了DLL模块及各部分电路的工作原理和电路的设计考虑,给出了全数字DLL整体架构设计。最后对DLL整体电路进行整体仿真分析,验证电路功能,得出应用参数。在设计中,用Verilog-XL对部分电路进行数字仿真,Spectre对进行部分电路的模拟仿真,而电路的整体仿真工具是HSIM。本设计采用TSMC 0.18μm CMOS工艺库建模,设计出的DLL工作频率范围从25MHz到400MHz,工作电压为1.8V,工作温度为-55℃~125℃,最大抖动时间为28ps,在输入100MHz时钟时的功耗为200mW,达到了国外同类产品的相应指标。最后完成了输出电路设计,可以实现时钟占空比调节,2倍频,以及1.5、2、2.5、3、4、5、8、16时钟分频等时钟频率合成功能。(本文来源于《电子科技大学》期刊2009-04-01）
吴隆恕[8]（1981）在《通过“交响乐”卫星的长延时锁相环试验》一文中研究指出本文叙述了长延时锁相环的研制情况和实验设备,同时也给出了通过“交响乐”卫星的现场试验结果。(本文来源于《通信学报》期刊1981年04期）
王慕秋[9]（1979）在《RC积分滤波器延时锁相环的定性分析》一文中研究指出§1前言 [1]中曾考虑了RC积分滤波器延时锁相环的数学分析,即讨论系统(本文来源于《应用数学学报》期刊1979年03期）
李孝贵[10]（1977）在《RC积分滤波器延时锁相环的数学分析》一文中研究指出本文对RC积分滤波器延时锁相环路方程进行了研究,搞清了其轨线的全局拓扑结构,因而从它的定性研究来说,问题已全部解决。本文还对形成第二类分界线环的条件即分歧曲面进行了近似计算,可供有关方面的实际工作者参考。 从本文的研究我们可以发现,虽然有延时的锁相环路的定性结构与无延时的销相环路的定性结构相同,但是加上延迟后锁相环的捕捉性能变坏,且延迟愈长捕捉性能愈坏,当延迟无限长即当μ→0时,任何初始条件均不能捕捉,这在锁相环路的设计中是必须考虑的。(本文来源于《应用数学学报》期刊1977年02期）
延时锁相环论文开题报告
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
随着超大规模集成电路的飞速发展,数字化程度越来越高,数据处理的速度越来越快。对于数字电路而言,无论是同步时序还是非同步时序,数字信息处理的精确运行,包括运算、传输和存储等,都需要由稳定的时钟来保证。在高度集成FPGA中,芯片上时钟的分布变得愈发重要。时钟延时与时钟偏斜严重地影响着系统性能。而延时锁相环作为FPGA时钟网络中的核心部分,不仅可以减少时钟偏斜,还能为系统提供时钟同步以及锁相等一系列功能,完全满足FPGA对时序的需要。全数字延时锁相环是基于传统的锁相环的基础上改进而来的。传统的延时锁相环采用模拟电路设计,其锁相偏斜较大,锁相范围很窄,且结构复杂,稳定性较差,容易受到温度的影响。对这些进行分析后,认为全数字化的设计能有效改善这些缺陷。为了提升FPGA芯片的性能,减小时钟延时,降低时钟偏斜,增大锁定范围,提高锁定速度,本文设计了基于FPGA的全数字延时锁相环。在全数字延时锁相环的设计中,分模块地设计系统单元,该系统主要由双D触发器型鉴频鉴相器、测频模块、相位测量模块、相位调节模块构成,并分析了延时单元。相位测量模块将鉴频鉴相器得到的数值转化为延迟级数,然后相位调节模块根据级数进行延时链的调节,延时链分为粗调和精调,控制器根据级数来调整延时,精调分为四级,可多次调节,极大地加快了锁定速度。并对各个模块以及整个系统予以了仿真验证,其充分证明全数字的结构运行稳定,不会累积相位误差。本论文所设计的全数字延时锁相环电路能够快速实现相位锁定,不仅能有效地消除时钟传播延时,拥有很宽的锁定范围,而且具有较高的锁相精度,结构简单,适用于多种应用领域如微处理器、存储器与IC设计中。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
延时锁相环论文参考文献
[1].李锐,田帆,邓贤君,单长虹.基于FPGA的全数字延时锁相环的设计[J].现代电子技术.2019
[2].李锐.基于FPGA的全数字延时锁相环研究与设计[D].南华大学.2018
[3].王鹏翔,周灏,来金梅.基于数字延时锁相环的FPGAIO延时管理电路[J].复旦学报(自然科学版).2013
[4].姚若河,陈中盟.抗谐波锁定的延时锁相环[J].华南理工大学学报(自然科学版).2010
[5].王忠涛,杨明武.可实现快速锁定的FPGA片内延时锁相环设计[J].电子科技.2010
[6].王忠涛.FPGA片内延时锁相环架构研究与设计[D].合肥工业大学.2010
[7].李兆静.FPGA内全数字延时锁相环的设计[D].电子科技大学.2009
[8].吴隆恕.通过“交响乐”卫星的长延时锁相环试验[J].通信学报.1981
[9].王慕秋.RC积分滤波器延时锁相环的定性分析[J].应用数学学报.1979
[10].李孝贵.RC积分滤波器延时锁相环的数学分析[J].应用数学学报.1977
论文知识图
