全文摘要
本实用新型涉及一种串行置数的同步置数计数器，属于数字电路中任意进制计数器领域。本实用新型包括低位计数器芯片、高位计数器芯片和控制电路，低位计数器芯片的信号输入端外接计数信号，低位计数器芯片的进位标志位端连接到控制电路输入端，用以传输低位进位信号，控制电路的进位输出端连接到高位计数器芯片的信号输入端，用以传输高位计数信号，高位计数器芯片和位计数器芯片的预设进制数端分别到控制电路的输入端，分别用以传输高位预设进制信号及低位预设进制信号，同时控制电路的置数状态输出端分别连接到高位计数器芯片和位计数器芯片的置数端，用以传输置数信号。本实用新型利用串行置数实现了同步置数计数器的多位任意进制。
主设计要求
1.一种串行置数的同步置数计数器，其特征在于：包括低位计数器芯片U1、高位计数器芯片U2和控制电路，低位计数器芯片U1的信号输入端外接计数信号，低位计数器芯片U1的进位标志位端连接到控制电路输入端，用以传输低位进位信号，控制电路的进位输出端连接到高位计数器芯片U2的信号输入端，用以传输高位计数信号，高位计数器芯片U2和位计数器芯片U1的预设进制数端分别到控制电路的输入端，分别用以传输高位预设进制信号及低位预设进制信号，同时控制电路的置数状态输出端分别连接到高位计数器芯片U2和位计数器芯片U1的置数端，用以传输置数信号。
设计方案
1.一种串行置数的同步置数计数器，其特征在于：包括低位计数器芯片U1<\/sub>、
高位计数器芯片U2<\/sub>和控制电路，低位计数器芯片U1<\/sub>的信号输入端外接计数信号，低位计数器芯片U1<\/sub>的进位标志位端连接到控制电路输入端，用以传输低位进位信号，控制电路的进位输出端连接到高位计数器芯片U2<\/sub>的信号输入端，用以传输高位计数信号，高位计数器芯片U2<\/sub>和位计数器芯片U1<\/sub>的预设进制数端分别到控制电路的输入端，分别用以传输高位预设进制信号及低位预设进制信号，同时控制电路的置数状态输出端分别连接到高位计数器芯片U2<\/sub>和位计数器芯片U1<\/sub>的置数端，用以传输置数信号。
2.根据权利要求1所述的串行置数的同步置数计数器，其特征在于：所述
低位计数器芯片U1<\/sub>和高位计数器芯片U2<\/sub>均采用74LS160计数器，所述控制电路包括与非门G1<\/sub>、与非门G2<\/sub>和与门G3<\/sub>；
所述低位计数器芯片U1<\/sub>中的CP1<\/sub>端外接计数信号，低位计数器芯片U1<\/sub>中进位标志位C0与高电平作为控制电路中与非门G1<\/sub>的两个输入，与非门G1<\/sub>的输出接到与门G3<\/sub>的一个输入端，低位计数器芯片U1<\/sub>中预设进制输出端Q0<\/sub>与高位计数器芯片U2<\/sub>中预设进制输出端Q2<\/sub>作为与非门G2<\/sub>的两个输入，与非门G2<\/sub>输出接入与门G3<\/sub>的另一个输入端，与非门G2<\/sub>的输出端分别接入低位计数器芯片U1<\/sub>的置数端LD1<\/sub>’和高位计数器芯片U2<\/sub>的置数端LD2<\/sub>’，与门G3<\/sub>的输出端接入高位计数器芯片U2<\/sub>的信号输入引脚CP2<\/sub>。
3.根据权利要求2所述的串行置数的同步置数计数器，其特征在于：所述低位计数器芯片U1<\/sub>和高位计数器芯片U2<\/sub>均采用74LS161计数器。
设计说明书
技术领域
本实用新型涉及一种串行置数的同步置数计数器，属于数字电路中任意进制计数器领域。
背景技术
在计数器设计中常用方法为串行置数、串行复位、并行置数、并行复位四
种。对于同步置数计数器之前无法用串行置数方法实现其多位任意进制，同步置数计数器串行置数是将高、低位计数器芯片串联起来，低位计数器的溢出信号输入给高位计数器，作为高位计数器的计数信号。当高、低位计数器芯片都达到了预设进制时，产生置数信号同时输入给高、低位计数器芯片的置数端进行置数操作，计数脉冲到后，置数顺序为先低位计数器芯片后高位计数器芯片。
在以往的认知中，由于高、低位计数器芯片都达到预设进制时，产生的置数信号同时输入给高、低位计数器芯片的置数端，计数脉冲到后低位计数器芯片先进行置数操作，低位计数器输出预置数。此时就破坏了产生置数信号的条件（即高、低位计数器芯片皆输出预设进制数），由此高位计数器芯片的置数信号消失，即当低位计数器芯片置数后高位计数器芯无法进行置数操作，因此同步置数计数器之前无法用串行置数实现其多位任意进制。但此思路未考虑到门电路和实际线路的延时特性，实际电路都是存在延时的，在低位计数器芯片进行置数操作后，产生一个有效计数信号给高位计数器芯片，由于电路延时的存在，高位计数器芯片置数端状态还未发生改变，导致高位计数器芯片可以进行置数操作，从而实现了同步置数计数器多位任意进制的串行置数设计。
实用新型内容
本实用新型提供一种串行置数的同步置数计数器，以解决现有技术中无法通过串行置数来实现同步置数计数器的多位任意进制问题。
本实用新型的技术方案如下：一种串行置数的同步置数计数器，包括低位
计数器芯片U1<\/sub>、高位计数器芯片U2<\/sub>和控制电路，低位计数器芯片U1<\/sub>的信号输入端外接计数信号，低位计数器芯片U1<\/sub>的进位标志位端连接到控制电路输入端，用以传输低位进位信号，控制电路的进位输出端连接到高位计数器芯片U2<\/sub>的信号输入端，用以传输高位计数信号，高位计数器芯片U2<\/sub>和位计数器芯片U1<\/sub>的预设进制数端分别到控制电路的输入端，分别用以传输高位预设进制信号及低位预设进制信号，同时控制电路的置数状态输出端分别连接到高位计数器芯片U2<\/sub>和位计数器芯片U1<\/sub>的置数端，用以传输置数信号。
进一步的，所述低位计数器芯片U1<\/sub>和高位计数器芯片U2<\/sub>均采用74LS160
计数器，所述控制电路包括与非门G1<\/sub>、与非门G2<\/sub>和与门G3<\/sub>；
所述低位计数器芯片U1<\/sub>中的CP1<\/sub>端外接计数信号，低位计数器芯片U1<\/sub>中进位标志位C0与高电平作为控制电路中与非门G1<\/sub>的两个输入，与非门G1<\/sub>的输出接到与门G3<\/sub>的一个输入端，低位计数器芯片U1<\/sub>中预设进制输出端Q0<\/sub>与高位计数器芯片U2<\/sub>中预设进制输出端Q2<\/sub>作为与非门G2<\/sub>的两个输入，与非门G2<\/sub>输出接入与门G3<\/sub>的另一个输入端，与非门G2<\/sub>的输出端分别接入低位计数器芯片U1<\/sub>的置数端LD1<\/sub>’和高位计数器芯片U2<\/sub>的置数端LD2<\/sub>’，与门G3<\/sub>的输出端接入高位计数器芯片U2<\/sub>的信号输入引脚CP2<\/sub>。
本实用新型的工作原理：本装置中低位计数器芯片外接计数信号进行加法计数，当其计数数值溢出时，低位计数器芯片的进位标志位端输出的低位进位信号通过控制电路输入给高位计数器芯片一个高位计数信号，使其也进行加法计数。当高、低位计数器芯片计数值都达到预设的进制时，高、低位计数器芯片向控制电路分别输入高位预设进制信号及低位预设进制信号，使控制电路同时对高、低位计数器芯片输出置数信号。计数脉冲到后，由于控制电路中门电路及实际线路延时特性的存在，使低位计数器芯片首先进行置数操作，而后高位计数器芯片再进行置数操作，因而利用串行置数实现了同步置数计数器的多位任意进制。
本实用新型的有益效果：利用串行置数实现了同步置数计数器的多位任意进制，开拓了同步置数计数器的结构，并通过此思路可以使今后的同步置数计数器更加的多元化。
附图说明
图1为本实用新型的模块框图；
图2为本实用新型的电路具体连接方式图；
图3为本实用新型的控制电路详图。
具体实施方式
下面结合附图和具体实施例对本实用新型作进一步说明。
实施例1：如图1所示，一种串行置数的同步置数计数器，包括低位计数器
芯片U1<\/sub>、高位计数器芯片U2<\/sub>和控制电路，低位计数器芯片U1<\/sub>的信号输入端外接计数信号，低位计数器芯片U1<\/sub>的进位标志位端连接到控制电路输入端，用以传输低位进位信号，控制电路的进位输出端连接到高位计数器芯片U2<\/sub>的信号输入端，用以传输高位计数信号，高位计数器芯片U2<\/sub>和位计数器芯片U1<\/sub>的预设进制数端分别到控制电路的输入端，分别用以传输高位预设进制信号及低位预设进制信号，同时控制电路的置数状态输出端分别连接到高位计数器芯片U2<\/sub>和位计数器芯片U1<\/sub>的置数端，用以传输置数信号。
低位计数器芯片外接计数信号进行加法计数，当其计数数值溢出时，低位
计数器芯片的进位标志位C0端输出低位进位信号通过控制电路输入给高位计数器芯片一个高位计数CP信号，使其也进行加法计数。当高、低位计数器芯片计数值都达到预设的进制时，高、低位计数器芯片向控制电路分别输入高位预设进制信号及低位预设进制信号，使控制电路同时对高、低位计数器芯片输出置数信号。计数脉冲到后，由于控制电路中门电路及线路延时特性的存在，使低位计数器芯片首先进行置数操作，而后高位计数器芯片再进行置数操作，因而利用串行置数的方法实现了同步置数计数器的多位任意进制。
根据需要添加计数器芯片个数及与门个数即可实现任意进制。如需实现三位数n进制，则需要个位、十位、百位三个计数器芯片。将n-1值中百位、十位、个位分别化为其对应的二进制数，并且将百位、十位、个位二进制数中为“1”所对应的计数器芯片输出引脚作为与门的输入端连接起来，由此得到百位、十位、个位三个与门的输出结果，将此三个结果作为与非门G2<\/sub>（与非门G2<\/sub>的输入端不仅限于两个）的输入。以此类推下去可以根据进制设计需要添加计数器个数及其相配的与门来实现同步置数计数器的任意进制串行置数设计。
实施例2：其中低位计数器芯片U1<\/sub>和高位计数器芯片U2<\/sub>可采用常见的同步置数计数器74LS160与74LS161，此两种计数器皆可运用本实用新型所述方法实现其串行置数，电路连接关系不改变，只需将高、低位计数器芯片换为74LS160或74LS161即可，不同之处仅在于74LS160为十进制，74LS161为十六进制。本实施例中以两片74LS160计数器实现42进制为例来进行说明。
其中引脚EP、ET为74LS160计数器的控制使能端，用来实现计数器不同的功能状态。CP是计数器的计数信号输入引脚，RD’（低电平有效）为复位引脚，LD’（低电平有效）为置数引脚。D0<\/sub>～D3<\/sub>为预置数值的输入引脚，Q0<\/sub>～Q3<\/sub>为计数器计数值输出引脚，C0为进位标志位。
U1<\/sub>与U2<\/sub>的预置数输入端D0<\/sub>～D3<\/sub>都为“0000”，两片控制使能端EP、ET都输入为“1、1”使两片计数器芯片都进行计数操作，复位端RD’都为“1”。U1<\/sub>中CP1<\/sub>外接计数信号，U1<\/sub>中进位标志位C0与高电平作为与非门G1<\/sub>的两个输入，与非门G1<\/sub>输出接到与门G3<\/sub>的一个输入端，U1<\/sub>中预设进制输出端Q0<\/sub>与U2<\/sub>中预设进制输出端Q2<\/sub>作为与非门G2<\/sub>的两个输入，与非门G2<\/sub>输出接入与门G3<\/sub>的另个输入端。同时与非门G2<\/sub>的输出端都接到U1<\/sub>、U2<\/sub>的LD1<\/sub>’、LD2<\/sub>’置位端。与门G3<\/sub>的输出端接入U2<\/sub>的信号输入引脚CP2<\/sub>。
由于74LS160同步置数计数器芯片为十进制，当U1<\/sub>外接计数信号进行加法计数时，U1<\/sub>计数数值输出为从“0000”累加至“1001”。当U1<\/sub>计数数值达到“1001”时，U1<\/sub>中进位标志位C0状态为1，此状态经控制电路转化为一个CP信号输送给高位计数器芯片使其进行计数。当再向低位计数器芯片输入一个计数信号时，低位计数器芯片输出值为“0000”。由此循环多次便能使U1<\/sub>输出端Q0<\/sub>～Q3<\/sub>为“0000”，U2<\/sub>输出Q0<\/sub>～Q3<\/sub>为“0010”，此时两片计数器计数数值为40。当继续向低位计数器芯片输入一个计数信号，则此时U1<\/sub>输出端Q0<\/sub>～Q3<\/sub>为“1000”，U2<\/sub>输出Q0<\/sub>～Q3<\/sub>仍为“0010”，此时两片计数器计数数值为41。可从图中看出高、低位计数器芯片的预设进制引脚分别为U2<\/sub>的Q2<\/sub>及U1<\/sub>的Q0,<\/sub>，这两个引脚的状态都为1，可知这两个状态同时作为与非门G2<\/sub>的输入端时，G2<\/sub>输出状态为0，由于G2<\/sub>输出端连接着U1<\/sub>、U2<\/sub>的置数端，则此时U1<\/sub>、U2<\/sub>已做好置数准备。当继续对U1<\/sub>输入一个计数信号时，由于门电路及实际线路都存在延时特性，使得U1<\/sub>先执行置数操作，输出端Q0<\/sub>～Q3<\/sub>输出预置数“0000”，而后U2<\/sub>再进行置数操作，输出端Q0<\/sub>～Q3<\/sub>输出预置数“0000”。
如图3所示，与非门G1<\/sub>输入端连接着高电平及低位计数芯片的进位端，与非门G2<\/sub>输入端连接着高、低位计数器芯片的预设进制数端，此端根据所需进制数决定，74LS160计数器芯片输出引脚Q0<\/sub>～Q3<\/sub>对应十进制数依次为“1248”，如需实现n进制数，则需将数n-1拆分为低位数及高位数，并且将高、低位数化为相对应的二进制数，高、低位数的二进制数中数值为“1”所对应的计数器输出引脚共同作为与门的输入端，进而可以得到高、低位数的与门两个输出状态。将此两个输出状态接在与非门G2<\/sub>的输入端，G2<\/sub>输出端连接到高、低位计数芯片的置数端。与门G3<\/sub>输入端连接着G1<\/sub>、G2<\/sub>的输出端，同时G3<\/sub>的输出连接高位计数芯片的CP2<\/sub>信号端。
当低位及高位计数器芯片都达到了预设进制数时（即与非门G2<\/sub>输入端都是1），二者信号通过与非门G2<\/sub>输出结果为低电平，将此输出结果同时输入至低位及高位计数器芯片的置数输入端。则此时高、低位芯片都已做好置数准备，当外接计数信号输入时，低位计数芯片首先置数，输出预设数值“0000”。此时与非门G2<\/sub>连接的低位计数器芯片的预设进制数端输出为0，连接的高位计数器芯片的预设进制数端仍为1，则与非门G2<\/sub>输出为1，即与门G3<\/sub>的输入端1为高电平，输入端2为高电平。与门G3<\/sub>输出端则由原来的低电平经过一个上升沿为高电平，因此高位计数芯片置数。虽然与非门G2<\/sub>的输出的高电平也接在低、高计数器芯片置数端，但经试验证明当高位计数器芯片计数信号（即G3<\/sub>输出上升沿）到达时，高位计数器芯片置数端仍为低电平。因此实现了串行置数的同步置数计数器的多位任意进制。
具体的实现过程为：U1<\/sub>为总体计数数目的个位，U2<\/sub>为十位。对U1<\/sub>的CP1<\/sub>引脚输入计数信号，使得U1<\/sub>进行加法计数。当U1<\/sub>的输出端Q0<\/sub>～Q3<\/sub>的输出为“1001”时，U1<\/sub>的进位标志位C0端输出为1。当再给U1<\/sub>一个计数信号时，此时U1<\/sub>的输出状态为“0000”，U1<\/sub>的进位标志位C0输出为0。在C0从状态1到0的过程中，C0端经历了一个下降沿，此下降沿通过G1<\/sub>、G2<\/sub>及G3<\/sub>输出一个上升沿给U2<\/sub>作为计数信号进行加法计数。依此循环下去就可以实现对两片计数器的应用。U1<\/sub>只需按上面所描述的循环几次后，便能使得U1<\/sub>片Q0<\/sub>～Q3<\/sub>输出端输出“0000”，进位标志位C0输出为0。U2<\/sub>片Q0<\/sub>～Q3<\/sub>输出端输出“0010”。此时U1<\/sub>、U2<\/sub>计数器所计数目为40。此时若在U1<\/sub>的CP1<\/sub>端继续输入一个计数信号，则U1<\/sub>的输出端Q0<\/sub>～Q4<\/sub>输出为“1000”，U1<\/sub>进位标志端C0为0，U2<\/sub>片Q0<\/sub>～Q3<\/sub>输出端输出仍为“0010”。当U1<\/sub>的Q0<\/sub>端与U2<\/sub>的Q2<\/sub>端同时输出为1时，二者经过G2<\/sub>与非门之后输出的为0，由于G2<\/sub>端输出分别连接着U1<\/sub>、U2<\/sub>上置数引脚LD1<\/sub>’、LD2<\/sub>’，因此U1<\/sub>、U2<\/sub>上置数引脚输入为0。此时若U1<\/sub>、U2<\/sub>时计数信号引脚CP1<\/sub>、CP2<\/sub>都输入一个计数信号（一个上升沿），则两片计数器都会进行置数操作。
这时将一个计数信号输入CP1<\/sub>端，U1<\/sub>执行置位操作，由于预置数为“0000”，因此U1<\/sub>输出端Q0<\/sub>～Q3<\/sub>输出为“0000”。G1<\/sub>与非门输出状态为1。此时U1<\/sub>中Q0<\/sub>为0而U2<\/sub>中Q2<\/sub>仍为1，则此二者通过G2<\/sub>与非门后输出为1。虽然此时G2<\/sub>输出为1（即G2<\/sub>向高、低位计数器置数端输入状态1），但是在高位计数器芯片的置数引脚接收到此状态1之前，由上一个状态G2<\/sub>输出为0，则从上个状态到此状态之间经历了一个上升沿的过程，则与门G3<\/sub>的输入端一个为1，一个为从0到1的上升沿，可知G3<\/sub>输出的为从0到1的上升沿，因此U2<\/sub>的CP2<\/sub>引脚被输入上升沿（计数信号），U2<\/sub>进行置位操作（即U2<\/sub>置数端接收G2<\/sub>输送过来的状态从0变为1之前，U2<\/sub>计数信号引脚CP2<\/sub>已接收一有效上升沿，由此U2<\/sub>置数。），由于预置数为“0000”，因此U2<\/sub>输出端Q0<\/sub>～Q3<\/sub>输出为“0000”。此过程即利用串行置数实现了同步置数计数器的多位任意进制。
以上所述，仅为本实用新型的较佳实施例，并不用以限制本实用新型，凡是依据本实用新型的技术实质对以上实施例所作的任何细微修改、等同替换和改进，均应包含在本实用新型技术方案的保护范围之内。
设计图
相关信息详情
申请码:申请号:CN201920030323.3
申请日:2019-01-09
公开号:公开日:国家:CN
国家/省市:53(云南)
授权编号:CN209448731U
授权时间:20190927
主分类号:H03K 21/00
专利分类号:H03K21/00
范畴分类:38J;
申请人:昆明理工大学
第一申请人:昆明理工大学
申请人地址:650093 云南省昆明市五华区学府路253号
发明人:谢佳明;金建辉;谢鹤龄
第一发明人:谢佳明
当前权利人:昆明理工大学
代理人:代理机构:代理机构编号:优先权:关键词:当前状态:审核中
类型名称:外观设计