高速NRZ码同步时钟提取设计及FPGA实现

论文摘要

为精准提取高速NRZ码元的时钟,设计了过零检测微分型数字锁相环,采用增加/扣除脉冲法进行动态相位调整,用以实现对高速NRZ码元接收序列进行位时钟同步;分析了最大锁定范围和最大锁定频率与本地时钟频率的关系;使用Verilog HDL语言进行代码编写,基于FPGA进行了验证。应用误码仪实测表明:在发送波特率为1 Mbps的PN17伪随机序列时,时钟同步后误码率小于10-7;最高时钟恢复速率可达50 Mbps。实际应用中具有很好的适用性和抗干扰性。

论文目录

• 引言
• 1 基本原理
•   1.1 NRZ编码原理
•   1.2 时钟恢复基本原理
• 2 基于FPGA的实现方案
•   2.1 双相时钟模块
•   2.2 微分鉴相模块
•   2.3 控制分频模块
• 3 测试
•   3.1 FPGA仿真平台实验
•   3.2 FPGA上板实际测试实验
• 4 结束语

文章来源

类型: 期刊论文

作者: 徐泽琨,黄明,汪弈舟,李国诚,黄炎

关键词: 增加,扣除脉冲法,位时钟同步,时钟恢复,高速码

来源: 工业技术创新 2019年05期

年度: 2019

分类: 工程科技Ⅱ辑

专业: 仪器仪表工业

单位: 北方工业大学

基金: 北方工业大学信息学院电子系,北京市大学生科学研究与创业行动计划项目资助与支持

分类号: TH714.51

DOI: 10.14103/j.issn.2095-8412.2019.05.005

页码: 28-33

总页数: 6

文件大小: 1737K

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