全文摘要
本实用新型提供了一种支持多显示器功能的多媒体控制系统，包括显示控制卡和至少一个显示器；显示控制卡包括FPGA芯片、DRAM芯片和HDMI控制器芯片；FPGA芯片上设有PCIEPHY电路、PCIE控制器、CPU、DDR控制器和显示控制电路；显示控制电路包括依次连接的输入linebuffer模块、显示处理模块和输出linebuffer模块，显示处理模块包括相互连接的视频缩放透明处理单元和映射器；PCIEPHY电路与PCIE控制器信号连接，PCIE控制器经DDR控制器与DRAM芯片信号连接；DDR控制器与CPU信号连接；DRAM芯片通过DDR控制器与显示控制电路信号连接，所述显示控制电路通过HDMI控制器芯片与显示器信号连接。本实用新型在CPU的控制下通过视频缩放透明处理单元及映射器的叠加处理，实现了在显示器上的多画面编辑显示。
主设计要求
1.一种支持多显示器功能的多媒体控制系统，其特征在于：包括显示控制卡和至少一个显示器；所述显示控制卡包括FPGA芯片、DRAM芯片和HDMI控制器芯片；所述FPGA芯片上设有PCIEPHY电路、PCIE控制器、CPU、DDR控制器和显示控制电路；所述显示控制电路包括依次连接的输入linebuffer模块、显示处理模块和输出linebuffer模块，所述显示处理模块包括相互连接的视频缩放透明处理单元和映射器；所述PCIEPHY电路与PCIE控制器信号连接，所述PCIE控制器经DDR控制器与所述DRAM芯片信号连接；所述DDR控制器与CPU信号连接；所述DRAM芯片通过DDR控制器与显示控制电路信号连接，所述显示控制电路通过HDMI控制器芯片与显示器信号连接。
设计方案
1.一种支持多显示器功能的多媒体控制系统，其特征在于：包括显示控制卡和至少一个显示器；
所述显示控制卡包括FPGA芯片、DRAM芯片和HDMI控制器芯片；
所述FPGA芯片上设有PCIE PHY电路、PCIE控制器、CPU、DDR控制器和显示控制电路；
所述显示控制电路包括依次连接的输入linebuffer模块、显示处理模块和输出linebuffer模块，所述显示处理模块包括相互连接的视频缩放透明处理单元和映射器；
所述PCIE PHY电路与PCIE控制器信号连接，所述PCIE控制器经DDR控制器与所述DRAM芯片信号连接；
所述DDR控制器与CPU信号连接；
所述DRAM芯片通过DDR控制器与显示控制电路信号连接，所述显示控制电路通过HDMI控制器芯片与显示器信号连接。
2.根据权利要求1所述的支持多显示器功能的多媒体控制系统，其特征在于：还包括串行FLASH芯片，该串行FLASH芯片与PCIE控制器信号连接，并与CPU信号连接。
3.根据权利要求1所述的支持多显示器功能的多媒体控制系统，其特征在于：所述显示器为4K显示器。
4.根据权利要求1所述的支持多显示器功能的多媒体控制系统，其特征在于：所述FPGA芯片的型号为XC5LV550。
5.根据权利要求1所述的支持多显示器功能的多媒体控制系统，其特征在于：所述HDMI控制器芯片为HDMI2.0控制器芯片或HDMI2.1控制器芯片。
6.根据权利要求1所述的支持多显示器功能的多媒体控制系统，其特征在于：所述视频缩放透明处理单元为缩放透明混合模块。
7.根据权利要求1所述的支持多显示器功能的多媒体控制系统，其特征在于：所述映射器包括多个并列设置且与多个视频缩放透明处理单元一一对应信号连接的buffer缓存器和与该buffer缓存器通过高速数据总线信号连接的DMA读写控制器。
8.根据权利要求1所述的支持多显示器功能的多媒体控制系统，其特征在于：所述buffer缓存器至少16个，且对应的视频缩放透明处理单元至少16个。
9.根据权利要求7所述的支持多显示器功能的多媒体控制系统，其特征在于：每个HDMI控制器芯片支持2个输出视频通道。
设计说明书
技术领域
本实用新型属于高清数字电视广播领域，尤其是涉及一种支持多显示器功能的多媒体控制系统。
背景技术
随着数字高清4K演播室的发展，广播电视台演播室及媒体制作中心面临这多画面实时显示、多画面叠加、多画面非线性编辑等需求。当前的显示播出控制系统无法满足4K内容多画面的播出控制。
发明内容
有鉴于此，本实用新型旨在提出一种支持多显示器功能的多媒体控制系统，在CPU的控制下通过视频缩放透明处理单元及映射器的叠加处理，实现了在显示器上的多画面编辑显示。
为达到上述目的，本实用新型的技术方案是这样实现的：
一种支持多显示器功能的多媒体控制系统，包括显示控制卡和至少一个显示器；
所述显示控制卡包括FPGA芯片、DRAM芯片和HDMI控制器芯片；
所述FPGA芯片上设有PCIE PHY电路、PCIE控制器、CPU、DDR控制器和显示控制电路；
所述显示控制电路包括依次连接的输入linebuffer模块、显示处理模块和输出linebuffer模块，所述显示处理模块包括相互连接的视频缩放透明处理单元和映射器；
所述PCIE PHY电路与PCIE控制器信号连接，所述PCIE控制器经DDR控制器与所述DRAM芯片信号连接；
所述DDR控制器与CPU信号连接；
所述DRAM芯片通过DDR控制器与显示控制电路信号连接，所述显示控制电路通过HDMI控制器芯片与显示器信号连接。
进一步的，所述支持多显示器功能的多媒体控制系统还包括串行FLASH芯片，该串行FLASH芯片与PCIE控制器信号连接，并与CPU信号连接。
进一步的，所述显示器为4K显示器。
进一步的，所述FPGA芯片的型号为XC5LV550，是美国Xilinx的芯片产品。
进一步的，所述HDMI控制器芯片为HDMI2.0控制器芯片或HDMI2.1控制器芯片。
进一步的，所述视频缩放透明处理单元为一体式设计的缩放透明混合模块，该缩放透明混合模块具备缩放透明混合(Scaler Alpha blanding)功能，由美国Xilinx公司的LogiCORE IP Video Scaler core实现。
进一步的，所述视频缩放透明处理单元为相互通信连接的视频缩放器和透明显示单元。
进一步的，所述串行FLASH芯片的型号为SST25VF040，是美国SST公司的芯片产品。
进一步的，所述HDMI控制器芯片的型号为ADV8005，是美国ADI公司的芯片产品。
进一步的，所述DRAM芯片的型号为K4T1G164QF，是韩国三星公司的芯片产品。
进一步的，所述PCIE PHY电路的型号为dwc_pcie3.0_phy，是美国Synopsys公司的IP产品。
进一步的，所述PCIE控制器型号为dwc_pcie3.0_ctrl，是美国Synopsys公司的IP产品。
进一步的，所述CPU型号为Cortex A7，是英国ARM公司的IP产品。
进一步的，所述DDR控制器的型号为dwc_ddr23l_mctl，是美国Synopsys公司的IP产品。
相对于现有技术，本实用新型所述的支持多显示器功能的多媒体控制系统具有以下优势：
(1)本实用新型所述的支持多显示器功能的多媒体控制系统，在CPU的控制下通过视频缩放透明处理单元及映射器的叠加处理，实现了在显示器上的多画面编辑显示。
附图说明
构成本实用新型的一部分的附图用来提供对本实用新型的进一步理解，本实用新型的示意性实施例及其说明用于解释本实用新型，并不构成对本实用新型的不当限定。在附图中：
图1为本实用新型实施例所述的支持多显示器功能的多媒体控制系统关系示意图；
图2为本实用新型实施例所述的4个4K显示器的任意拼接组合关系示意图；
图3为本实用新型实施例所述的显示控制卡原理示意图；
图4为本实用新型实施例所述的16个画面4x4显示的信号处理流程图；
图5为本实用新型实施例所述的1个画面由4个4K显示器的任意拼接组合显示流程图；
图6为本实用新型实施例所述的映射器原理示意图。
具体实施方式
需要说明的是，在不冲突的情况下，本实用新型中的实施例及实施例中的特征可以相互组合。
在本实用新型的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本实用新型和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本实用新型的限制。此外，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”等的特征可以明示或者隐含地包括一个或者更多个该特征。在本实用新型的描述中，除非另有说明，“多个”的含义是两个或两个以上。
在本实用新型的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以通过具体情况理解上述术语在本实用新型中的具体含义。
下面将参考附图并结合实施例来详细说明本实用新型。
如图1和3所示，本实用新型提供一种支持多显示器功能的多媒体控制系统，包括显示控制卡和至少一个显示器；
所述显示控制卡包括FPGA芯片、DRAM芯片和HDMI控制器芯片；
所述FPGA芯片上设有PCIE PHY电路、PCIE控制器、CPU、DDR控制器和显示控制电路；
所述显示控制电路包括依次连接的输入linebuffer模块、显示处理模块和输出linebuffer模块，所述显示处理模块包括相互连接的视频缩放透明处理单元和映射器；
所述PCIE PHY电路与PCIE控制器信号连接，所述PCIE控制器经DDR控制器与所述DRAM芯片信号连接；
所述DDR控制器与CPU信号连接；
所述DRAM芯片通过DDR控制器与显示控制电路信号连接，所述显示控制电路通过HDMI控制器芯片与显示器信号连接。
进一步的，所述支持多显示器功能的多媒体控制系统还包括串行FLASH芯片，该串行FLASH芯片与PCIE控制器信号连接，并与CPU信号连接。
进一步的，所述显示器为4K显示器。
进一步的，所述FPGA芯片的型号为XC5LV550，是美国Xilinx的芯片产品。
进一步的，所述HDMI控制器芯片为HDMI2.0控制器芯片或HDMI2.1控制器芯片。
进一步的，所述视频缩放透明处理单元为缩放透明混合模块，该缩放透明混合模块具备缩放透明混合(Scaler Alpha blanding)功能，由美国Xilinx公司的LogiCORE IPVideo Scaler core实现。
进一步的，所述视频缩放透明处理单元为分开设计并相互通信连接的视频缩放器和透明显示单元，视频缩放器和透明显示单元均为比较成熟的现有技术，在较多设备中均有体现，例如专利【CN200810089674-液晶显示装置及其显示控制方法】中的显示控制单元即可实现对图片的缩放处理，专利【CN201611127912-终端的显示控制方法及显示控制系统】中也公开了用于图片缩放处理的缩放显示模块，专利【CN201410338821-显示装置以及控制该显示装置的方法】中的透明显示单元实现了对图片透明度的设置，专利【CN201711142161-一种桌面图标的显示控制方法及电子设备】也公开了用于处理图片透明度的透明度处理单元。
如图6所示，所述映射器包括多个并列设置且与多个视频缩放透明处理单元一一对应信号连接的buffer缓存器和与该buffer缓存器通过高速数据总线信号连接的DMA读写控制器。
该映射器为图像拼接技术中的常用功能器件，同样属于现有技术，例如专利【CN201510915712-一种基于图像处理技术的采煤工作面实时视频拼接系统】中公开的映射过程。
进一步的，所述buffer缓存器至少16个，且对应的视频缩放透明处理单元至少16个。
进一步的，每个HDMI控制器芯片支持2个输出视频通道。
进一步的，所述输出linebuffer模块有4个。
进一步的，所述显示器有4个。
进一步的，所述串行FLASH芯片的型号为SST25VF040，是美国SST公司的芯片产品。
进一步的，所述HDMI控制器芯片的型号为ADV8005，是美国ADI公司的芯片产品。
进一步的，所述DRAM芯片的型号为K4T1G164QF，是韩国三星公司的芯片产品。
进一步的，所述PCIE PHY电路的型号为dwc_pcie3.0_phy，是美国Synopsys公司的IP产品。
进一步的，所述PCIE控制器型号为dwc_pcie3.0_ctrl，是美国Synopsys公司的IP产品。
进一步的，所述CPU型号为Cortex A7，是英国ARM公司的IP产品。
进一步的，所述DDR控制器的型号为dwc_ddr23l_mctl，是美国Synopsys公司的IP产品。
本实用新型的工作过程为：将显示控制卡插入多媒体播出控制服务器的主板PCIE插槽内，服务器从硬盘阵列中调出待播出的多媒体文件数据，通过服务器的主板PCIE插槽发送到显示控制卡中；
数据由服务器的主板PCIE插槽首先进入FPGA芯片，在该XC5LV550电路里，经过PCIE PHY电路进入PCIE控制器中；
数据由PCIE控制器经DDR控制器，存入DRAM芯片中；
CPU经DDR控制器，由DRAM芯片中调用数据进入显示控制电路中；
显示控制电路是本系统的核心，实现了对显示器显示画面的多种控制。
一、可单独对16个4Kx2K画面进行缩放和透明处理，并叠加控制画面分别输出到4个输出linebuffer模块中，该处理过程如下：
如图4所示，16个画面的数据在CPU控制下经DDR控制器由DRAM芯片中取出，然后存入输入linebuffer模块中，每个画面对应输出到对应的视频缩放透明处理单元中，经过缩放透明处理的画面存入对应的buffer缓存器中，然后经过高速数据总线以4x4的映射关系输入到DMA读写控制器中，DMA读写控制器将该拼接的画面存入输出linebuffer模块中，输出linebuffer模块选取画面分别输出到FPGA芯片之外的HDMI控制器芯片上，每个HDMI控制器芯片都支持2个输出视频通道，能将FPGA输出的像素数据变成HDMI信号发送到显示器，实现了4x4关系的16个画面在同一显示器上的显示，并可将该4x4画面传输至多个显示器显示。
二、支持1个画面由4个4K显示器的任意拼接组合显示，过程如下：
如图2和5所示，4个画面的数据在CPU控制下经DDR控制器由DRAM芯片中取出，然后存入输入linebuffer模块中，每个画面对应输出到对应的视频缩放透明处理单元中，经过缩放透明处理的画面存入对应的buffer缓存器中，然后经过高速数据总线以四分之一的映射关系输入到DMA读写控制器中，DMA读写控制器根据显示器的拼接组合形式确定四个四分之一画面的排列关系并将该拼接的画面存入输出linebuffer模块中，输出linebuffer模块选取画面分别输出到FPGA芯片之外的HDMI控制器芯片上，每个HDMI控制器芯片都支持2个输出视频通道，能将FPGA输出的像素数据变成HDMI信号发送到显示器，实现了四个显示屏分别显示四分之一画面的拼接显示。
三、本实用新型也可对16个画面分别进行单独的缩放、叠加编辑控制，过程如下：
16个画面的数据在CPU控制下经DDR控制器由DRAM芯片中取出，然后存入输入linebuffer模块中，每个画面对应输出到对应的视频缩放透明处理单元中，经过缩放透明处理的画面存入对应的buffer缓存器中，然后经过高速数据总线以各自设定的映射关系输入到DMA读写控制器中，DMA读写控制器将该拼接的画面存入输出linebuffer模块中，输出linebuffer模块选取画面分别输出到FPGA芯片之外的HDMI控制器芯片上，每个HDMI控制器芯片都支持2个输出视频通道，能将FPGA输出的像素数据变成HDMI信号发送到显示器，实现了16个画面单独编辑单独显示在各自的显示器上。
以上所述仅为本实用新型的较佳实施例而已，并不用以限制本实用新型，凡在本实用新型的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。
设计图
相关信息详情
申请码:申请号:CN201822260771.0
申请日:2018-12-29
公开号:公开日:国家:CN
国家/省市:12(天津)
授权编号:CN209250760U
授权时间:20190813
主分类号:H04N 5/445
专利分类号:H04N5/445;H04N5/262;H04N5/765;G09G5/373;G06F3/14
范畴分类:39C;
申请人:天津益华微电子有限公司
第一申请人:天津益华微电子有限公司
申请人地址:300457 天津市滨海新区经济技术开发区新天地科技大厦B座414
发明人:常彪
第一发明人:常彪
当前权利人:天津益华微电子有限公司
代理人:杨慧玲
代理机构:12211
代理机构编号:天津滨海科纬知识产权代理有限公司
优先权:关键词:当前状态:审核中
类型名称:外观设计