全文摘要
本申请提供了一种通道校准装置及方法、计算机装置及可读存储介质，所述装置包括：FPGA器件和与FPGA器件连接的DSP器件，FPGA器件包括采数模块和校准滤波器，采数模块采集并发送待校准通道的校准序列，以及参考通道的校准序列；DSP器件用于接收采数模块发送的待校准通道的校准序列，以及参考通道的校准序列；利用待校准通道的校准序列与参考通道的校准序列间的频域响应，计算待校准通道的校准滤波器系数；利用待校准通道的校准序列的自相关性，获得待校准通道的第一时延值，利用参考通道的校准序列的自相关性，获得参考通道的第二时延值；获得待校准通道与参考通道间的时延差；将时延差与校准滤波器系数发送至校准滤波器。
主设计要求
1.一种通道校准装置，应用于多通道射频拉远单元RRU，所述多通道包括待校准通道和参考通道，其特征在于，包括：现场可编程门阵列FPGA器件和与所述FPGA器件连接的数字信号处理DSP器件，其中：所述FPGA器件包括采数模块和校准滤波器，所述采数模块用于采集并发送所述待校准通道的校准序列，以及所述参考通道的校准序列；所述DSP器件，用于接收所述采数模块发送的所述待校准通道的校准序列，以及所述参考通道的校准序列；利用所述待校准通道的校准序列与所述参考通道的校准序列间的频域响应，计算所述待校准通道的校准滤波器系数；利用所述待校准通道的校准序列的自相关性，获得所述待校准通道的第一时延值，以及，利用所述参考通道的校准序列的自相关性，获得所述参考通道的第二时延值；基于所述第一时延值和所述第二时延值，获得所述待校准通道与所述参考通道间的时延差；将所述时延差与所述校准滤波器系数发送至所述校准滤波器，所述时延差与所述校准滤波器系数用于表征所述校准滤波器；其中，所述校准滤波器用于根据所述校准滤波器系数和所述时延差对所述待校准通道进行校准。
设计方案
1.一种通道校准装置，应用于多通道射频拉远单元RRU，所述多通道包括待校准通道和参考通道，其特征在于，包括：现场可编程门阵列FPGA器件和与所述FPGA器件连接的数字信号处理DSP器件，其中：
所述FPGA器件包括采数模块和校准滤波器，所述采数模块用于采集并发送所述待校准通道的校准序列，以及所述参考通道的校准序列；
所述DSP器件，用于接收所述采数模块发送的所述待校准通道的校准序列，以及所述参考通道的校准序列；利用所述待校准通道的校准序列与所述参考通道的校准序列间的频域响应，计算所述待校准通道的校准滤波器系数；利用所述待校准通道的校准序列的自相关性，获得所述待校准通道的第一时延值，以及，利用所述参考通道的校准序列的自相关性，获得所述参考通道的第二时延值；基于所述第一时延值和所述第二时延值，获得所述待校准通道与所述参考通道间的时延差；将所述时延差与所述校准滤波器系数发送至所述校准滤波器，所述时延差与所述校准滤波器系数用于表征所述校准滤波器；
其中，所述校准滤波器用于根据所述校准滤波器系数和所述时延差对所述待校准通道进行校准。
2.如权利要求1所述的装置，其特征在于，所述校准滤波器具体为阶数可变的滤波器，在第一时间，通过表征所述校准滤波器的第一时延差和第一滤波器系数对第一待校准通道进行校准；在与所述第一时间不同的第二时间，通过表征所述校准滤波器的第二时延差和第二滤波器系数对第二待校准通道进行校准，其中，所述第一时间时所述校准滤波器的阶数为R，与所述第二时间时所述校准滤波器的阶数为S，R和S均为正整数。
3.如权利要求1所述的装置，其特征在于，所述DSP器件具体用于：
对所述待校准通道的校准序列进行频域变换获得第一数值，以及对所述参考通道的校准序列进行频域变换获得第二数值；
确定所述第二数值与所述第一数值间的比值，其中，所述比值为所述待校准通道与所述参考通道间的频域响应；
对所述频域响应进行傅里叶反变换得到所述待校准通道与所述参考通道间的校准因子；
确定所述校准因子对应M个最大冲击响应点，其中，M个最大冲击响应点具体为所述校准滤波器系数，M为正整数。
4.如权利要求1所述的装置，其特征在于，所述DSP器件具体用于：
获得本地序列；
将所述待校准通道的校准序列与所述本地序列进行共轭相关，确定共轭相关的最高高峰值点所在的第一位置信息，以及，将所述参考通道的校准序列与所述本地序列进行共轭相关，确定共轭相关的最高高峰值点所在的第二位置信息；
基于所述第一位置信息获得所述待校准通道的所述第一时延值，以及，基于所述第二位置信息获得所述参考通道的所述第二时延值。
5.如权利要求1所述的装置，其特征在于，所述DSP器件具体用于按照预设数据包格式将所述时延差与所述校准滤波器系数发送至所述校准滤波器，其中，所述预设数据包格式包括短包校验和与长包校验和；
所述校准滤波器根据所述短包校验和与所述长包校验和校验所述DSP器件发送的所述校准滤波器系数与所述时延差，与经由所述校准滤波器接收后的数据是否一致，其中，所述短包校验和包括所述校准滤波器系数与所述时延差，所述长包校验和包括除包头、包尾之外的所有数据之和。
6.如权利要求1所述的装置，其特征在于，所述校准滤波器具体为有限长单位冲激响应FIR滤波器。
7.如权利要求1所述的装置，其特征在于，所述采数模块用于：
通过任一通道的射频发送端的GP时隙发送相应通道的校准序列。
8.如权利要求1所述的装置，其特征在于，所述FPGA器件与所述DSP器件通过外部存储器接口EMIF相连接。
设计说明书
技术领域
本实用新型涉及无线通信技术领域，尤其涉及一种通道校准装置。
背景技术
智能多天线技术由于其具有提高小区覆盖范围，抑制信号干扰等优点，已经在时分同步码分多址(Time Division Synchronized Code Division Multiple Acess,TD-SCDMA)、时分长期演进(TD-SCDMA Long Term Evolution，TD-LTE)等移动通信系统中广泛使用。
然而智能多天线技术在实际应用中，射频发送与接收电路的器件及其构成的有源电路不可避免地存在着幅度和相位的差异，使得发射通道和接收通道间产生幅度和相位不一致，且由于时间、温度、环境的改变及器件的老化也会引起各通道幅度和相位特性不一致。
由于通道间的差异(包括相位或幅度不一致)导致现有智能多天线使用性能低。
实用新型内容
本实用新型实施例提供了一种通道校准装置，用于解决现有智能多天线使用性能低的技术问题。
本实用新型实施例提供了一种通道校准装置，应用于多通道射频拉远单元RRU，所述多通道包括待校准通道和参考通道，包括：现场可编程门阵列FPGA器件和与所述FPGA器件连接的数字信号处理DSP器件，其中：
所述FPGA器件包括采数模块和校准滤波器，所述采数模块用于采集并发送所述待校准通道的校准序列，以及所述参考通道的校准序列；
所述DSP器件，用于接收所述采数模块发送的所述待校准通道的校准序列，以及所述参考通道的校准序列；利用所述待校准通道的校准序列与所述参考通道的校准序列间的频域响应，计算所述待校准通道的校准滤波器系数；利用所述待校准通道的校准序列的自相关性，获得所述待校准通道的第一时延值，以及，利用所述参考通道的校准序列的自相关性，获得所述参考通道的第二时延值；基于所述第一时延值和所述第二时延值，获得所述待校准通道与所述参考通道间的时延差；将所述时延差与所述校准滤波器系数发送至所述校准滤波器，所述时延差与所述校准滤波器系数用于表征所述校准滤波器；
其中，所述校准滤波器用于根据所述校准滤波器系数和所述时延差对所述待校准通道进行校准。
在本实用新型实施例中，通过FPGA器件以及DSP器件协同作用，确定出表征校准滤波器的时延差和校准滤波器系数，通过校准滤波器对待校准通道进行补偿，从而提高了智能多天线的使用性能。
可选地，所述校准滤波器具体为阶数可变的滤波器，在第一时间，通过表征所述校准滤波器的第一时延差和第一滤波器系数对第一待校准通道进行校准；在与所述第一时间不同的第二时间，通过表征所述校准滤波器的第二时延差和第二滤波器系数对第二待校准通道进行校准，其中，所述第一时间时所述校准滤波器的阶数为R，与所述第二时间时所述校准滤波器的阶数为S，R和S均为正整数。
可选地，所述DSP器件具体用于：
对所述待校准通道的校准序列进行频域变换获得第一数值，以及对所述参考通道的校准序列进行频域变换获得第二数值；
确定所述第二数值与所述第一数值间的比值，其中，所述比值为所述待校准通道与所述参考通道间的频域响应；
对所述频域响应进行傅里叶反变换得到所述待校准通道与所述参考通道间的校准因子；
确定所述校准因子对应M个最大冲击响应点，其中，M个最大冲击响应点具体为所述校准滤波器系数，M为正整数。
可选地，所述DSP器件具体用于：
获得本地序列；
将所述待校准通道的校准序列与所述本地序列进行共轭相关，确定共轭相关的最高高峰值点所在的第一位置信息，以及，将所述参考通道的校准序列与所述本地序列进行共轭相关，确定共轭相关的最高高峰值点所在的第二位置信息；
基于所述第一位置信息获得所述待校准通道的所述第一时延值，以及，基于所述第二位置信息获得所述参考通道的所述第二时延值。
可选地，所述DSP器件具体用于按照预设数据包格式将所述时延差与所述校准滤波器系数发送至所述校准滤波器，其中，所述预设数据包格式包括短包校验和与长包校验和；
所述校准滤波器根据所述短包校验和与所述长包校验和校验所述DSP器件发送的所述校准滤波器系数与所述时延差，与经由所述校准滤波器接收后的数据是否一致，其中，所述短包校验和包括所述校准滤波器系数与所述时延差，所述长包校验和包括除包头、包尾之外的所有数据之和。
可选地，所述校准滤波器具体为有限长单位冲激响应FIR滤波器。
可选地，所述采数模块用于：
通过任一通道的射频发送端的GP时隙发送相应通道的校准序列。
可选地，所述FPGA器件与所述DSP器件通过外部存储器接口EMIF相连接。
附图说明
图1为本实用新型实施例所适用的八通道RRU环路的一种示例结构图；
图2为本实用新型实施例提供的一种通道校准装置的结构示意图；
图3为本实用新型实施例提供的一种通道校准装置中校准发数位置示意图；
图4为本实用新型实施例提供的一种通道校准装置中上行校准示意图；
图5为本实用新型实施例提供的一种通道校准装置中下行校准示意图；
图6为本实用新型实施例提供的一种通道校准装置中8阶滤波器示意图；
图7为本实用新型实施例提供的一种通道校准装置中采用的一种数据包格式示意图；
图8为本实用新型实施例提供的一种通道校准装置中FIR滤波器的横截性结构示意图。
具体实施方式
本实用新型的说明书和权利要求书及上述附图中的“第一”、“第二”等是用于区别不同对象，而不是用于描述特定顺序。此外，术语“包括”以及它们的任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。
在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本实用新型的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理解的是，本文所描述的实施例可以与其它实施例相结合。
为了更好的理解上述技术方案，下面通过附图以及具体实施例对本实用新型技术方案做详细的说明，应当理解本实用新型实施例以及实施例中的具体特征是对本实用新型技术方案的详细的说明，而不是对本实用新型技术方案的限定，在不冲突的情况下，本实用新型实施例以及实施例中的技术特征可以相互结合。
图1所示为本实用新型实施例所适用的八通道射频拉远单元RRU(Radio RemoteUnit)环路的一种示例结构图。其中，RX\/TX表示RRU的射频收发端，共有RX1\/TX1、RX2\/TX2、RX3\/TX3、RX4\/TX4、RX5\/TX5、RX6\/TX6、RX7\/TX7、RX8\/TX8八个射频收发端，RX对应射频接收端，TX对应射频发射端，该八通道的RRU环路中有八个收发通道，每个收发通道上至少设置一诸如低噪声放大器(Low Noise Amplifier，即LNA)或者功率放大器(Power Amplifier，即PA)的功放模块，其中，低噪声放大器可用于对上行信号进行放大，功率放大器可用于对下行信号进行放大。经每个收发通道将信号经对应通道上的功放模块将其发送至耦合器，耦合器可以对多通道发送过来的信号经同一校准通道发送至对应的射频接收端。
在具体实施过程中，为了消除通道间的差异，在各个通道加入校准滤波器，通过校准滤波器来对通道进行补偿。
请参考图2，为本实用新型实施例提供的一种通道校准装置，应用于多通道射频拉远单元RRU，包括：
现场可编程门阵列FPGA(Field-Programmable Gate Array)器件10和与FPGA器件10连接的数字信号处理DSP(Digital Signal Processing)器件20；在具体实施过程中，FPGA器件10与DSP器件20通过外部存储器接口EMIF(External Memory Interface)相连接。
FPGA器件10包括采数模块101和校准滤波器102，采数模块101用于采集并发送所述待校准通道的校准序列，以及所述参考通道的校准序列；
DSP器件20，用于接收采数模块101发送的所述待校准通道的校准序列，以及所述参考通道的校准序列；利用所述待校准通道的校准序列与所述参考通道的校准序列间的频域响应，计算所述待校准通道的校准滤波器系数；利用所述待校准通道的校准序列的自相关性，获得所述待校准通道的第一时延值，以及，利用所述参考通道的校准序列的自相关性，获得所述参考通道的第二时延值；基于所述第一时延值和所述第二时延值，获得所述待校准通道与所述参考通道间的时延差；将所述时延差与所述校准滤波器系数发送至校准滤波器102，所述时延差与所述校准滤波器系数用于表征校准滤波器102；
其中，校准滤波器102用于根据所述校准滤波器系数和所述时延差对所述待校准通道进行校准。校准滤波器102根据所述校准滤波器系数和所述时延差调整所述待校准通道与参考通道间的幅度、相位和时延差。
在本实用新型实施例中，为了确定待校准通道是否需要由校准滤波器进行补偿，需要确定出待校准通道与参考通道间的幅度差与相位差是否满足指标，比如，需要确定两通道间的幅度差是否在预设幅度差范围内，两通道间的相位差是否在预设相位差范围内。在具体实施过程中，若参考通道的频域响应为Href<\/sub>，待校准通道的频域响应为Hi<\/sub>，则待校准通道与参考通道间的幅度差为：20*log10(Href<\/sub>\/Hi<\/sub>)，待校准通道与参考通道间的相位差为：arctan((Href<\/sub>\/Hi<\/sub>))，在确定出待校准通道与参考通道间的幅度差与相位差之后，便可以确定是否需要对相应的待校准通道进行补偿。
在本实用新型实施例中，通过采数模块101采集待校准通道的校准序列，以及参考通道的校准序列。然后将其采集的待校准通道的校准序列，以及参考通道的校准序列发送至DSP器件20。该参考通道为从多通道中选取的任意一通道。
其中，校准序列具体为ZC(Zadoff-Chu)序列，以八通道RRU为例，所述校准序列长度为N，每个通道接收的所述校准序列为xi<\/sub>,i∈[1,8]，其中，下标i表示第i个通道。
ZC序列满足CAZAC恒幅度自相关特性，CAZAC序列是形式为设计图
相关信息详情
申请码:申请号:CN201921212671.9
申请日:2019-07-30
公开号:公开日:国家:CN
国家/省市:81(广州)
授权编号:CN209710099U
授权时间:20191129
主分类号:H04B17/11
专利分类号:H04B17/11;H04B17/21
范畴分类:申请人:京信通信系统（中国）有限公司;京信通信系统（广州）有限公司;京信通信技术（广州）有限公司;天津京信通信系统有限公司
第一申请人:京信通信系统（中国）有限公司
申请人地址:510663 广东省广州市经济技术开发区广州科学城神舟路10号
发明人:周建红;许景兆;姜成玉
第一发明人:周建红
当前权利人:京信通信系统（中国）有限公司
代理人:郭晓丽
代理机构:11291
代理机构编号:北京同达信恒知识产权代理有限公司 11291
优先权:关键词:当前状态:审核中
类型名称:外观设计
标签：射频信号论文;