导读:本文包含了寄存器堆论文开题报告文献综述、选题提纲参考文献，主要关键词:寄存器,粒子,时序,单元,多核,门控,处理器。
寄存器堆论文文献综述写法
赤诚[1]（2018）在《流水线与寄存器堆抗单粒子翻转加固研究与设计》一文中研究指出半导体工艺的进步使得集成电路面积更小、速度更快,然而这也同样造成对辐射的影响变得更加敏感。更小的晶体管尺寸、更高的集成度、更低的电源电压和更高的工作频率,都让工作在空间环境中的集成电路更容易受到单粒子效应的影响,尤其是处理器。单粒子翻转效应通过引起程序中错误的跳转以及改变存储器(例如数据和程序存储器与寄存器)中的数据影响程序的执行,导致系统的错误。如何在有限的开销下减少辐射效应对处理器带来的影响,这对于高可靠性要求的空间应用来说是迫切需要解决的问题。为了确定处理器中易受单粒子翻转影响的区域,选择Open RISC 1200处理器搭建软硬件平台,在未加固情况下使用故障注入工具进行软错误敏感性分析。基于软错误敏感区域,比较处理器常用的软硬件加固技术,提出“硬件检错,软件纠错”的软硬件结合加固方法,充分利用软硬件加固各自的优势。采用本文提出的加固方法,分别对处理器中易受单粒子翻转效应影响的流水线和寄存器堆进行加固。对流水线寄存器使用双模冗余检错,软件控制流水线重启纠错。对比传统叁模冗余加固方式,抗单粒子翻转能力近似,但面积与功耗开销可以降低约叁分之一。对寄存器堆采用改进的二维奇偶校验编码加固,能有效纠正多位翻转产生的错误。对比传统二维矩阵码,在检纠错能力近似的情况下冗余位更少、码率更高。虽然纠错时间增加,但在较低的翻转概率下对系统的影响很小。(本文来源于《哈尔滨工业大学》期刊2018-06-01）
元国军,沈华,邵恩,臧大伟[2]（2018）在《基于自适应时序匹配的低延迟寄存器堆》一文中研究指出指出半导体工艺与晶体管特性参数的随机波动随着芯片特征尺寸不断减小越来越大,传统的基于预匹配的寄存器堆设计方法必须通过增大匹配裕量来保证读写操作的可靠性,为了克服制约寄存器堆性能提升的这一关键因素,提出了一种基于自适应时序匹配的低功耗寄存器堆电路结构。该结构通过对多端口寄存器堆的访存时序进行自适应匹配与调优,达到减小寄存器堆访问延时、降低功耗以及提高芯片工艺敏感度的目的。电路及版图仿真结果显示:基于该方法实现的3读2写32×64 bit寄存器堆,在SMIC 40nm工艺条件下,芯片面积为135.5μm×65.1μm,访存延迟为357ps,相比于传统的Chain Delay匹配技术,延迟减小22%,功耗降低35%。(本文来源于《高技术通讯》期刊2018年02期）
李娇,王良华,毕卓,刘鹏[3]（2015）在《一种1GHz多端口低功耗寄存器堆设计》一文中研究指出超标量处理器中的寄存器堆通常采用多端口结构以支持宽发射,这种结构对寄存器堆的速度、功耗和面积提出了很大的挑战。设计了一个64*64bit多端口寄存器堆,该寄存器堆能够在同一个时钟周期内完成8次读操作和4次写操作,通过对传统单端读写结构的存储单元进行改进,提出了电源门控与位线悬空技术相结合的单端读写结构的存储单元,12个读写端口全部采用传输门以加快访问速度。采用PTM 90nm、65nm、45nm和32nm仿真模型,在Hspice上进行仿真,与传统单端读写结构相比较,所提出的方法能够显着提升寄存器堆的性能,其中写1操作延时降低超过32%,总功耗降低超过45%,而且存储单元的稳定性也得到明显改善。(本文来源于《计算机工程与科学》期刊2015年12期）
宋丽丽,来逢昌,肖立伊[4]（2012）在《32×32位叁端口寄存器堆的加固设计》一文中研究指出为了克服集成电路在辐射环境下所受的影响,在SMIC0.18μm工艺下,设计一款应用于LEON3处理器核中的加固的32×32位叁端口寄存器堆.存储单元内部采用改进的双向互锁存储单元(DICE)结构,外围组合电路采用C-element结构.电路模拟结果表明,室温条件下,工作电压为1.8V,寄存器堆工作在200MHz时,能够实现两读一写的功能,并能同时消除单粒子翻转(SEU)和单粒子瞬态(SET)效应.与汉明码加固方式相比,该方法具有较高的抗辐射能力和较快的速度.(本文来源于《微电子学与计算机》期刊2012年12期）
宋丽丽[5]（2012）在《32×32位叁端口寄存器堆的加固设计》一文中研究指出随着科技的发展，集成电路在空间环境中的应用越来越多，然而工艺尺寸的缩小，使集成电路在太空环境中受到高能粒子撞击而发生软错误的几率越来越高，这成为高辐射环境下集成电路发展的桎梏。寄存器堆是处理器中存取数据非常频繁的关键部件，如果寄存器堆发生软错误，将给整个系统带来严重的损失。因此，寄存器堆的加固是至关重要的。本设计对应用于LEON3处理器核中的32×32位叁端口寄存器堆进行加固，使之适用于高辐射的太空环境。本文首先对寄存器堆的最优加固方式进行了探讨，采用了能同时抗单粒子翻转（SEU）和单粒子瞬态（SET）的寄存器堆电路级加固方案。然后对寄存器堆的存储阵列和外围电路进行电路设计。存储阵列采用改进的叁端口双互锁存储单元（DICE）结构，具有较好的两读一写功能和较高的噪声容限，读写延时比较小，还能够对单粒子翻转免疫。外围电路采用C-element单元进行加固，具有较好的抗单粒子瞬态的作用。接着进行寄存器堆整体电路的搭建，并进行电路仿真验证。最后，在SMIC0.18μm工艺下，实现了32×32位叁端口寄存器堆的版图设计和验证，后仿真结果表明，室温条件下，工作电压为1.8V，寄存器堆工作在100MHz时，能够实现两读一写的功能，并能同时消除单粒子翻转和单粒子瞬态效应。与汉明码加固方式相比，本设计具有较高的抗辐射能力和较快的速度。(本文来源于《哈尔滨工业大学》期刊2012-07-01）
张星星[6]（2012）在《基于65nm工艺的寄存器堆设计技术研究》一文中研究指出工艺的发展使得处理器的速度不断加快,采用流水线、超标量和超长指令字等设计方法使得处理器越来越复杂,这些变化对寄存器堆提出了更高的要求,使得寄存器堆不仅需要具有较高的性能和较小的功耗而且需要具有多端口读写能力。而且,随着工艺的进步,工艺波动导致的影响越来越严重,尤其对于寄存器堆这种决定处理器性能的部件的影响尤为明显,所以要求寄存器堆同时也具有较高的鲁棒性。此外,由于医学及无线传感器等领域的发展,要求处理器可以工作于更低电压以大幅度减小功耗,所以低电压寄存器堆设计成为一个重要的研究课题。本文主要侧重于设计高性能、低功耗、多端口的寄存器堆,并对亚阈值电压下多端口寄存器堆进行了研究与设计。本文采用全定制的设计方法,在TSMC65nm CMOS LP工艺下,对寄存器堆的设计进行了深入的研究,设计并实现了具有4个读端口2个写端口32x32b规模寄存器堆。本文首先对寄存器堆进行了初步的研究设计,提出了可以减小功耗并增强鲁棒性的寄存器堆输出模块,芯片测试结果显示该版本的寄存器堆可以非常稳定的工作。在1.2V电压下,功耗仅7.2mW。同时设计了一种采用灵敏放大器结构的寄存器堆,并提出了可以改变读位线摆幅的结构。其次本文深入研究并设计了采用更小面积的存储单元和时钟脉冲控制字线的方式,实现了一款面积仅0.01mm2的寄存器堆。芯片测试结果显示,在1.2V情况下,芯片的工作频率为1.56GHz下,寄存器堆消耗功耗11.8mW。若不考虑建立时间等因素,则1.2V下寄存器堆最高工作频率约为2GHz。本文最后对亚阈值电压下的寄存器堆进行了研究与设计。首先对亚阈值下CMOS的工作状态进行了分析,然后基于亚阈值电压下CMOS电路的工作状态,提出了新的存储单元,并采用与之前完全不同的读写方法设计了多端口的寄存器堆。(本文来源于《复旦大学》期刊2012-05-20）
李毅[7]（2011）在《高性能低功耗SoC设计以及寄存器堆的应用》一文中研究指出集成电路设计以及微电子制造己成为当代信息产业最基础最重要的一环。本论文主要对高性能低功耗高速寄存器的实现以及其SoC集成的方法做全方位的探讨。本论文的重点有叁个方面,一是高性能低功耗寄存器堆的实现问题。寄存器堆的主要结构有存储单元,译码器,时序控制模块,读出电路。本文针对上述基本结构提出了一种寄存器堆的设计方案,通过全定制流程与他人共同实现了该设计,达到了高速低功耗的要求。二是SoC的实现方法问题。SoC集成电路有多种实现方法,通常我们采用基于标准单元半定制设计方法,除此之外,还采用全定制的设计方法,FPGA设计方法,他们各有优缺点,在不同场合有不同的应用。叁是面向信息安全应用的异质多核设计的实现问题。这里主要讨论在实际设计芯片中所遇到的一些具体问题,诸如更准确的静态时序分析,时钟串扰,电源分布,以及衬底漏电,短沟道效应等。设计中存储器所占的功耗已经是整个设计的40%。文中将全定制的寄存器堆与设计中办定制的寄存器比较,特别指出全定制寄存器堆的优越性。(本文来源于《复旦大学》期刊2011-05-25）
方颖,谢憬,王琴[8]（2011）在《一种基于可配置共享寄存器堆的多核处理器核间数据交换结构设计》一文中研究指出针对多核体系架构提出了一种利用可配置共享寄存器堆实现多核处理器核间数据交换的结构,详细介绍了该结构的各组成部分及其实现机制,并对该结构的性能做出了相应的评估.(本文来源于《微电子学与计算机》期刊2011年04期）
方卓红[9]（2010）在《寄存器堆设计方法研究》一文中研究指出本文利用Verilog硬件描述语言设计了一个寄存器堆,并对其进行了仿真测试。该寄存器堆包含32个32位的寄存器,具有2个读端口和1个写端口,仿真结果表明该寄存器堆的功能是正确的。(本文来源于《科技信息》期刊2010年33期）
黄彩霞[10]（2009）在《基于EPIC同时多线程处理器的寄存器堆设计》一文中研究指出在体现EPIC设计思想的Itanium微处理器中,寄存器堆的管理是通过寄存器堆栈引擎(RSE)技术实现的。EPIC硬件简单,动态同时多线程(DSMT)易于开发线程级并行,针对结合二者优点的EDSMT微体系结构,我们提出一种基于映射表的寄存器堆管理方法—MTRSE。该方法兼容Itanium体系结构,支持同时多线程,并提高了寄存器资源使用效率。实验表明,当线程数为3或4时,该方法对于寄存器资源有40%使用效率的提升。(本文来源于《计算机工程与科学》期刊2009年10期）
寄存器堆论文开题报告范文
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
指出半导体工艺与晶体管特性参数的随机波动随着芯片特征尺寸不断减小越来越大,传统的基于预匹配的寄存器堆设计方法必须通过增大匹配裕量来保证读写操作的可靠性,为了克服制约寄存器堆性能提升的这一关键因素,提出了一种基于自适应时序匹配的低功耗寄存器堆电路结构。该结构通过对多端口寄存器堆的访存时序进行自适应匹配与调优,达到减小寄存器堆访问延时、降低功耗以及提高芯片工艺敏感度的目的。电路及版图仿真结果显示:基于该方法实现的3读2写32×64 bit寄存器堆,在SMIC 40nm工艺条件下,芯片面积为135.5μm×65.1μm,访存延迟为357ps,相比于传统的Chain Delay匹配技术,延迟减小22%,功耗降低35%。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
寄存器堆论文参考文献
[1].赤诚.流水线与寄存器堆抗单粒子翻转加固研究与设计[D].哈尔滨工业大学.2018
[2].元国军,沈华,邵恩,臧大伟.基于自适应时序匹配的低延迟寄存器堆[J].高技术通讯.2018
[3].李娇,王良华,毕卓,刘鹏.一种1GHz多端口低功耗寄存器堆设计[J].计算机工程与科学.2015
[4].宋丽丽,来逢昌,肖立伊.32×32位叁端口寄存器堆的加固设计[J].微电子学与计算机.2012
[5].宋丽丽.32×32位叁端口寄存器堆的加固设计[D].哈尔滨工业大学.2012
[6].张星星.基于65nm工艺的寄存器堆设计技术研究[D].复旦大学.2012
[7].李毅.高性能低功耗SoC设计以及寄存器堆的应用[D].复旦大学.2011
[8].方颖,谢憬,王琴.一种基于可配置共享寄存器堆的多核处理器核间数据交换结构设计[J].微电子学与计算机.2011
[9].方卓红.寄存器堆设计方法研究[J].科技信息.2010
[10].黄彩霞.基于EPIC同时多线程处理器的寄存器堆设计[J].计算机工程与科学.2009