全文摘要
一种自提高效率电路及芯片，包括主降压电路，所述主降压电路的输入VIN到内部逻辑供电VCC,通过LDO1模块降压，其特征在于：还包括与所述主降压电路并联的偏置降压支路，所述偏置降压支路的偏置电压脚BIAS到内部逻辑供电VCC，通过LDO2模块降压，当输入电压VIN和供电电压VCC压差小时，主降压电路导通，偏置电压支路导通截止；当输入电压VIN和供电电压VCC压差大时，所述偏置电压支路导通，主降压电路截止。本实用新型减少系统的发热量，增长系统的待机时间，降低了成本。
主设计要求
1.一种自提高效率电路，包括主降压电路，所述主降压电路的输入VIN到内部逻辑供电VCC,通过LDO1模块降压，其特征在于：还包括与所述主降压电路并联的偏置降压支路，所述偏置降压支路的偏置电压脚BIAS到内部逻辑供电VCC，通过LDO2模块降压，当输入电压VIN和供电电压VCC压差小时，主降压电路导通，偏置电压支路导通截止；当输入电压VIN和供电电压VCC压差大时，所述偏置电压支路导通，主降压电路截止。
设计方案
1.一种自提高效率电路，包括主降压电路，所述主降压电路的输入VIN到内部逻辑供电VCC,通过LDO1模块降压，其特征在于：还包括与所述主降压电路并联的偏置降压支路，所述偏置降压支路的偏置电压脚BIAS到内部逻辑供电VCC，通过LDO2模块降压，
当输入电压VIN和供电电压VCC压差小时，主降压电路导通，偏置电压支路导通截止；当输入电压VIN和供电电压VCC压差大时，所述偏置电压支路导通，主降压电路截止。
2.根据权利要求1所述的自提高效率电路，其特征在于：还包括与所述LDO2模块串联的二极管D1。
3.根据权利要求2所述的自提高效率电路，其特征在于：供电电压VCC电压为5V。
4.一种芯片，其特征在于：包括如权利要求1-3任一项所述的自提高效率电路。
5.根据权利要求4所述的芯片，其特征在于：所述芯片为MP1463芯片，所述芯片的引脚BST串联一电容C4后与引脚SW连接，所述引脚SW串联一电感L1和电阻R1后与引脚FB连接；所述芯片的引脚VCC与一电容C5连接后接地；所述芯片的引脚FREQ与电阻R3连接后接地；所述芯片的引脚SS与电容C3连接后接地。
6.根据权利要求5所述的芯片，其特征在于：所述芯片的引脚VIN连接有用来维持电压稳定的电容C1，所述芯片的输出VOUT连接有用来滤波的电容C2。
设计说明书
技术领域
本实用新型涉及19V以下电压转换领域，更具体地说是一种自提高效率电路及芯片，特别是涉及12V和5V供电的电压转换电路。
背景技术
电压转换电路应用于所有弱电供电的电子产品，比如电子锁，笔记本，蓝牙音箱等。
常见的电压转换电路通常效率低下，应用于电池供电的系统导致整个系统待机时长变短，系统发热量变大。另外为了解决以上问题，通常通过减小芯片内置MOS管的阻抗，增大电感线径等措施提高功率转换效率。但是由于减小芯片内置MOS管的内阻以及增大电感线径等措施会导致成本大量上升以及电压转换电路占用空间变大。
所以，开发一种可以提高电压转换电路的效率具有重要意义的。
实用新型内容
为了提高电压转换电路的效率，本实用新型的目的是提供一种自提高效率电路及芯片。
为达上述目的，本实用新型采用的技术方案如下：
一种自提高效率电路，包括主降压电路，所述主降压电路的输入 VIN到内部逻辑供电VCC,通过LDO1模块降压，其特征在于：还包括与所述主降压电路并联的偏置降压支路，所述偏置降压支路的偏置电压脚BIAS到内部逻辑供电VCC，通过LDO2模块降压，
当输入电压VIN和供电电压VCC压差小时，主降压电路导通，偏置电压支路导通截止；当输入电压VIN和供电电压VCC压差大时，所述偏置电压支路导通，主降压电路截止。
优选地，还包括与所述LDO2模块串联的二极管D1。
优选地，供电电压VCC电压为5V。
一种芯片，包括如上述的自提高效率电路。
优选地，所述芯片为MP1463芯片，所述芯片的引脚BST串联一电容C4后与引脚SW连接，所述引脚SW串联一电感L1和一电阻R1 后与引脚FB连接；所述芯片的引脚VCC与一电容C5连接后接地；所述芯片的引脚FREQ与一电阻R3连接后接地；所述芯片的引脚SS与一电容C3连接后接地。
优选地，所述芯片的引脚VIN连接有用来维持电压稳定的电容 C1，所述芯片的DC输出VOUT连接有一用来滤波的电容C2。
与现有技术相比，本实用新型至少具有以下有益效果：
本实用新型自提高效率电路及芯片，本电路通过主降压电路和偏置电压支路的切换，减少了耗损，发热量低，提高了转换的效率；增长了系统的待机时间，降低了成本。
附图说明
图1为一实施例的电路图；
图2为一个实施例的芯片的电路连接图。
具体实施方式
下面结合附图和实施例对本实用新型做进一步说明。
参照图1，为本实用新型的一个实施例提供的一种自提高效率电路，包括主降压电路和偏置降压支路，偏置降压支路与主降压电路关联，该主降压电路的输入VIN到内部逻辑供电VCC，通过LDO1模块降压；偏置降压支路的偏置电压脚BIAS到内部逻辑供电VCC，通过LDO2模块降压，主降压电路和偏置降压支路同时只能有一个导通。
当输入电压VIN和内部逻辑供电VCC压差大时，也就是输入电压 VIN和内部逻辑供电VCC的压值不相近(比如输入电压VIN和内部逻辑供电VCC分别为16V和5V)，由于压差大，LDO1承受极大的差压，导致损耗大，效率低，发热量高，此时偏置电压支路导通，主降压电路截止，此时把偏置电压脚BIAS连接到输出端，因为是降压电路，输出端电压更小，输出端电压和供电电压VCC的电压较接近，LDO2 导通，LDO1截止，压差较小，发热量低，整个DC\/DC转换效率高。
当输入电压VIN和供电电压VCC压差小时，压差较小时，也就是输入电压VIN和供电电压VCC的压值相近，此时主降压电路导通，偏置电压支路导通截止；
其中，还包括与所述LDO2模块串联的二极管D1，这个二级管D1 是防止LDO1向LDO2供电，供电电压VCC电压为5V。
如图2所示，本实用新型还保护一种芯片，包括上述的自提高效率电路。本芯片不需要像现通用的技术方案一样，通过减小芯片内置的MOS管的内阻以及增大电感线径等措施，不会导致成本的上升，减少了成本。该芯片为MP1463芯片，芯片的引脚BST串联一电容C4与引脚SW连接，引脚SW串联一电感L1和一电阻R1后与引脚FB连接，一电阻R2一端与芯片的引脚FB连接另一端接地；一电容C5的一端与芯片的引脚VCC连接，另一端接地；一电阻R3的一端与芯片的引脚连接，另一端接地；一电容C3的一端与芯片的引脚SS连接，另一端接地。芯片的引脚VIN连接有用来维持电压稳定的电容C1，所述芯片的DC输出VOUT连接有用来滤波的电容C2。FB通过R1和R2电阻的比值来实现OVP保护。
当输入远大于5V(比如16V时)，LDO1模块承受极大的差压，导致损耗大，效率低，发热量高。此时通过把BIAS连接到输出VOUT 端，因为降压电路，输出端电压更小，输出端电压和内部逻辑供电VCC 的电压较接近，所以LDO2模块导通，LDO1模块截止。较小压差，导致LDO2损耗小，发热量低，整个DC\/DC转换效率高。
当输入和输出VOUT都很低时，比如输入在5V以下，芯片体内两颗MOS管驱动电压低于5V，导致MOS管不能完全导通，MOS管的内阻就会变大，进而导致转换效率低，发热量大，此时芯片的BAIS引脚通过外接5V，LDO1模块截止，LDO2模块导通，供电电压VCC由BIAS 引脚接入的5V来实现，内部MOS的导通效果好，阻抗变小，效率变高。
其中，该C1为10μF×2，C4为1μF，L1为4.7μH，C2为22μF×2， R1为1MΩ，R2为324KΩ，C5为1μF，R3为165KΩ，C3为12nF,从芯片的引脚接入12V的DC，得到VOUT为3.3V的DC。
上述通过具体实施例对本实用新型进行了详细的说明，这些详细的说明仅仅限于帮助本领域技术人员理解本实用新型的内容，并不能理解为对本实用新型保护范围的限制。本领域技术人员在本实用新型构思下对上述方案进行的各种润饰、等效变换等均应包含在本实用新型的保护范围。
设计图
相关信息详情
申请码:申请号:CN201920000922.0
申请日:2019-01-02
公开号:公开日:国家:CN
国家/省市:94(深圳)
授权编号:CN209419481U
授权时间:20190920
主分类号:H02M 3/00
专利分类号:H02M3/00
范畴分类:37C;
申请人:深圳市仁天芯科技有限公司
第一申请人:深圳市仁天芯科技有限公司
申请人地址:518000 广东省深圳市南山区东华园五栋3楼319
发明人:王昊;陈燕鑫;徐正文;杨帆;阳超
第一发明人:王昊
当前权利人:深圳市仁天芯科技有限公司
代理人:杨立铭
代理机构:44337
代理机构编号:中山市科企联知识产权代理事务所(普通合伙)
优先权:关键词:当前状态:审核中
类型名称:外观设计