一、MPEG-4视频变长码并行解码器硬件实现（论文文献综述）
高敏[1]（2016）在《视频图像压缩中熵编码技术研究》文中认为在视频压缩标准中,熵编码模块在信源符号的压缩和码流的组织过程有着不可替代的作用。熵编码模块首先利用上下文建模技术来挖掘信源符号之间的统计冗余;然后使用熵编码引擎（算术编码技术或者变长编码技术）来去除统计冗余,进而产生紧凑的二进制码流,以供存储和传输。熵编码模块通常利用已经编码的符号来估计待编码符号的概率分布,从而能够高效地去除信源符号之间的冗余信息。然而,这种编码依赖关系却不利于熵编码模块的并行处理,降低了吞吐率。因此,如何平衡熵编码模块的编码效率和数据吞吐率已经成为衡量熵编码技术优劣的重要性能指标。随着高画质视频的逐步普及,未来的视频压缩标准将要处理数据量更加庞大的视频,因此继续提高熵编码模块的压缩效率仍然具有很重要的意义。为了克服外界条件的限制,在目前最新的多媒体应用中,压缩感知技术正在被应用于采集数字图像/视频。当采用压缩感知技术对图像/视频进行采集时,得到的测量值（通常用测量值表示利用压缩感知采样得到的样本信息）和传统的图像/视频采集方法得到的像素值在本质上是不同的。测量值通常是利用随机高斯矩阵对原始信号进行投影操作而得到的,每个测量值都包含了原始信号的全局信息,并且各个测量值之间是相互独立的。所以,传统的图像/视频压缩标准技术不再适用于测量值的压缩。如何充分挖掘测量值的统计特性为其设计一个高效的熵编码器是测量值压缩中的一个新的挑战问题。所以,在这种研究背景下,本文对H.264/AVC,HEVC和AVS2等视频压缩标准中的熵编码模块进行优化,来提高熵编码模块的压缩效率和数据吞吐率;另外,本文也为压缩感知中测量值的压缩设计了一个高效的熵编码器,来把测量值转化为紧凑的二进制码流,实现真正的数据压缩。因此,本文的研究工作主要包括以下四个部分:第一,在H.264/AVC的上下文自适应二进制算术编码器（CABAC）的设计过程中,由于没有充分地考虑吞吐率这一指标,使得熵编码模块已经成为整个解码器的主要瓶颈之一。为了提高H.264/AVC中CABAC的吞吐率,本文首先根据预测残差的DCT系数的统计特性,提出了一个层次依赖上下文模型HDCM（Hierarchical Dependency Context Model）。在HDCM中,DCT系数块中的非零系数的个数和DCT系数的频域位置被用作为上下文,来挖掘DCT系数之间的统计冗余。然后,本文提出了一个基于层次依赖上下文模型的二进制算术编码器hdcmbac来编码h.264/avc中的预测残差的dct系数。为了高效地描述dct系数块,并且降低语法元素之间的上下文依赖关系,hdcmbac重新设计了用于描述dct系数块的语法元素。这些语法元素包括,dct系数块中非零系数的个数n,用于指示每个位置上的dct系数是否为非零系数的语法元素significantflag和用于指示每个非零dct系数的幅值的语法元素coeffabslevelminus1。实验结果表明,与h.264/avc中的cabac相比,hdcmbac可以取得相似的编码效率,并且最大限度地降低了dct系数之间的上下文依赖关系。第二,为了继续提高视频编码标准中熵编码模块的编码效率和为下一代视频编码标准的制定做技术储备,本文以hevc为基础,提出了一个内存消耗小并且编码效率高的熵编码方案,该方案包括变换系数的增强上下文建模方法和低内存消耗的二进制算术编码引擎。在变换系数的增强上下文建模方法中,本文采用当前变换系数的局部模板内非零变换系数的个数和当前变换系数的位置信息作为significantcoeffflag（用于指示当前的变换系数是否为非零系数的语法元素）的上下文;为了减少significantcoeffflag的上下文模型的个数,变换系数块被分割为不同的区域,并且相同区域使用相同的上下文模型集合。在编码coeffabsgreater1flag（用于指示当前的非零变换系数的绝对值是否大于1的语法元素）时,本文采用当前变换系数的局部模板内绝对值等于1和绝对值大于1的变换系数的个数作为其上下文;为了利用亮度分量中变换系数与其位置之间的相关性,变换系数的位置信息也被用作coeffabsgreater1flag的上下文。在编码语法元素coeffabsgreater2flag（用于指示当前的非零变换系数的绝对值是否大于2的语法元素）时,本文采用当前变换系数的局部模板内绝对值大于2和绝对值大于1的变换系数的个数作为该语法元素的上下文。在低内存消耗的二进制算术编码引擎中,本文采用多参数的概率估计模型估计二进制符号的概率;在编码区间的分割过程中,本文提出了一个低位宽的乘法操作来代替传统的查表操作。如此设计之后,低内存消耗的二进制算术编码引擎在概率估计过程和编码区间分割过程中均不再需要大量的存储空间。实验结果表明,与hevc中原始的熵编码方案相比,本文提出的熵编码方案具有更高的编码效率。第三,在第二代中国国家视频压缩标准avs2中,熵编码模块中存在着很强的顺序依赖关系,这些顺序依赖关系严重地制约着avs2编解码器的吞吐率。这些顺序依赖关系主要来源于算术编码引擎的归一化过程和bypassbin（概率等于0.5的二进制符号）的编码过程以及变换系数的上下文建模过程。因此,本文从上述三个方面对AVS2的熵编码模块进行优化设计。具体来讲,本文首先提出了一种快速的,与标准兼容的算术编码引擎归一化方法。该方法简化了算术编码引擎的执行流程,减少调用归一化过程的次数。其次,本文提出了一个快速的bypass bin的编解码过程,使得bypass bin的编解码过程仅仅需要移位和加法操作即可完成,极大地降低了bypass bin的编解码复杂度。最后,本文改进了AVS2中变换系数的编码过程,降低变换系数之间的上下文依赖关系。实验结果表明,上述三个技术大幅度地提高AVS2中熵编码模块的吞吐率,同时性能损失也比较小。第四,在图像的压缩感知采样中,为了提高测量值的压缩性能,差分脉冲预测（DPCM:Differential Pulse-Code Modulation）和均匀标量量化（SQ:uniform Scalar Quantization）被联合应用于测量值的压缩中。尽管如此,若想真正地实现测量值的压缩,即把测量值转化为紧凑的二进制码流,熵编码模块是一个必不可少的模块。为此,本文基于图像的差分脉冲预测和标量量化框架（DPCM-plus-SQ）,为测量值的量化索引提出了一个高效的熵编码方案。在该熵编码方案中,本文分析了测量值的量化索引的统计特性,并且根据这些统计特性设计了相应地语法元素来描述测量值的量化索引。具体来说,本文首先使用语法元素significantmap来指示当前测量值的量化索引是否为非零;然后,对于非零的量化索引,使用语法元素abscoefflevelminus1和signflag来分别指示它的幅值和符号。为了挖掘这些语法元素的局部统计特性,本文采用自适应的算术编码引擎来编码这些语法元素,以期望去除它们的统计冗余从而产生紧凑的码流。实验结果表明,与测量值量化索引的0阶信息熵和H.264/AVC中CABAC的变换系数编码方法相比,本文提出的熵编码方案能够进一步提高测量值的编码效率。
邹涛[2]（2013）在《基于AVS标准的视频解码模块的研究和实现》文中认为随着数字信号处理技术和计算机技术的发展进步,数字化视频的浪潮席卷全球。人们对于高清视频的应用和娱乐需求越来越大。为了解决视频的质量、存储空间及实时性等一系列问题,人们对于高效率的视频压缩标准和高性能的硬件视频解码器的研究开发力度日益加大。AVS作为具备我国自主知识产权的信源标准,兼具先进性、自主性和开放性等特点,拥有着广阔的市场前景,因此,对其硬件实现的研究有着重大的意义。本文结合AVS视频标准中阐述的算法特点,对AVS视频解码器的并行流水线进行了规划,设计了更适合于硬件实现的解码器结构。具体内容包括：（1）变长解码。在研究了AVS标准的变长解码部分后,设计并实现了桶形移位寄存器来读出相应长度的数据,运用查找表方式来实现变长码的解析。（2）残差系数处理。在反量化操作后插入缓存FIFO,实现两级流水线。把反扫描、反变换和转置操作都放在一个8x8的寄存器阵列上完成,行变换和列变换的8组数据都可以同时进行处理,无需占用存储器资源,节省了读写存储器消耗的时钟周期。（3）帧内预测和重建。分析AVS标准帧内解码的算法,提取不同模式算法的共性,合理安排片上存储器空间,在像素预测值计算时,设计一个基本运算单元完成大部分预测模式的像素预测计算,针对较为复杂的Plane模式,则专门设计Plane模式计算阵列完成其计算。（4）环路滤波。在分析了滤波算法后,对滤波边界的顺序进行适当地调整,并合理分配内部双口RAM存储器资源。将边界像素滤波操作与滤波后像素的转存操作并行进行,加快了滤波速度,节省了消耗的时钟周期。（5）帧间预测的运动矢量获取部分。针对众多的帧间预测模式和划分方式,采用命令字和标志位的方式进行归类,后续的MV计算模块根据命令字进入不同的计算分支,调用计算单元计算。对MV计算过程中数个频繁使用的复杂公式,统一设计一个计算单元,以时分复用方式实现计算。本文采用Verilog语言对各个模块进行了设计,并通过与软件rm代码比对、ModelSim软件仿真和FPGA验证的方法对AVS解码器的数个关键硬件模块进行了验证。分析表明,本设计的模块可满足AVS标清视频的实时解码要求。
沈沙[3]（2013）在《H.264/HEVC视频解码的VLSI结构及实现研究》文中指出High Efficiency Video Coding （HEVC）是目前正在由MPEG和ITU两大标准组织联合制定的新一代视频编码标准,它的目标是在保持同等图像质量的前提下将码率在H.264/AVC的基础之上降低50%。为了达成这一目标,HEVC标准中采用了很多全新的编码工具：基于Quad-tree的图像分割方式、大尺寸离散余弦变换、离散正弦变换（DST）、全新环路滤波器等。这些新算法的引入大大提高了HEVC标准的编码压缩性能,但是这些新算法也对视频编解码器的VLSI实现架构提出了新的挑战。同时,在实际应用中新旧标准的更替是一个渐进的过程,在此过程中多种视频标准将会在一个较长时间内共存。因此,多标准融合的视频解码架构也有着非常广泛的实际应用需求。有鉴于此,本论文的主要工作与创新点体现于如下几个方面：1.深入研究了HEVC标准中设计的各种算法,包括CABAC,大尺寸离散余弦变换、离散正弦变换、环路滤波器等,针对各种新的算法提出了适用于多标准的VLSI实现架构。针对CABAC算法,提出了一种H.264和HEVC共享上下文模型存储空间的VLSI架构；针对大尺寸离散余弦变换,提出了一种同时支持多标准、多种变换尺寸的VLSI架构,此架构还可以以很小的硬件代价来实现HEVC标准中的4x4离散正弦变换；针对新的环路滤波器,提出了一种SAO滤波器与deblocking滤波器共享片上SRAM的架构,可以大大降低硬件资源开销。2.针对HEVC标准中全新的图像分割方式,提出了一种流水线粒度为32x32像素块的5级流水线架构。传统的视频编码标准都采用大小为16x16的宏块为单位进行图像分块,但是HEVC标准中分块大小最大为64x64。在研究了HEVC各模块的算法之后,本文提出了一种流水线粒度为32x32像素块的硬件架构。每一级流水线最大能处理32x32的像素块,这种基于32x32分块大小的流水线架构能够在不牺牲整体系统性能的前提下将硬件代价最小化。此架构不仅适用于HEVC,同样也适用于其他传统的视频编码标准。3.针对熵解码模块的瓶颈问题提出了一种异步流水线的架构。由于熵解码的串行特性,无论是CAVLC还是CABAC都容易成为整个系统的瓶颈,本文提出了一种异步流水线的架构,既可以大幅提高熵解码模块的吞吐率,又能保持整个系统的低功耗。
王宇[4]（2013）在《基于同构多核处理器平台的高质量H.264并行解码器设计实现》文中研究表明H.264是由ITU-T和MPEG组织联合开发的数字视频标准,该标准较以前的标准能够大幅提高图像压缩率,能够通过较低的码率提供较高的图像质量。随着近年来高清视频应用的广泛普及,H.264标准也得到广泛的应用。为了满足H.264标准复杂度较高的运算需求,使用多核处理器进行高清视频编解码处理成为一种在高清视频应用领域中的最新潮流。本文针对H.264高清图像视频的实时解码需求,研究了一种基于同构多核处理器平台的高质量并行解码算法。该算法首先针对图像序列中的不同图像帧实现了基于帧序列结构的帧级并行熵解码设计,利用不同帧之间熵解码过程的可并行性,来实现多帧图像并行熵解码,有效的提高了解码图像序列的解码效率,减小解码时延。其次针对一帧图像的所有宏块行实现基于功能模块的并行重建算法,这种基于任务划分的行级并行重建设计有效的提高了解码流程的并行度和解码效率,有效避免了流水线中核间数据的访问冲突。另外,针对解码流程中时耗较大的环路滤波环节,通过对宏块滤波时的依赖关系,实现多个宏块的并行滤波处理,对行级并行算法进行更深层次上的再优化设计。并通过在宏块层面上对边缘滤波顺序的调整,进一步提高宏块滤波的并行度,有效解决了解码过程的性能瓶颈,有效提高了整体的解码效率。实验结果表明,在同构多核处理器平台TILEPro64上,利用16个处理器核实现本并行解码算法,并利用平台所带的优化工具对解码程序进行优化后,可以实现1080P全高清码流的实时解码,并行加速比最高达到8.15。
陆达[5]（2012）在《基于CUDA的H.264视频并行编解码器研究与实现》文中指出相比此前的任何视频编码标准，H.264标准都更为先进实用，但实际上其发布距今已有多年，仍然与真正大规模的应用实现之间存在较大距离，根本原因在于H.264的高性能以提高了编解码器的计算复杂度作为代价。如何利用现有的软硬件资源，在保证高性能的前提下提高H.264编解码器的效率，长期以来都是该领域研究的热点。本文首先分析了视频编码在应用领域所面临的挑战，再就国内外的研究现状进行了讨论；然后对CUDA的编程架构进行了阐述，并介绍了H.264编解码架构、主要特征，以及H.264的关键技术，分析了CUDA应用于H.264视频编解码的优势与挑战。在此基础上，对H.264编解码框架作了并行化设计，并就其中最为耗时且适合于并行执行的运动估计、环路滤波模块提出了GPU的实现，同时对熵解码查表解码算法也作了基于CPU的算法设计。在编码框架设计中，本文考虑到GPU和CPU间数据传送的时间应明显小于GPU所需要的计算时间，才适合于将该部分算法映射到GPU中去。为了减少从Device端向Host端的回传数据量，同时又避免数据漂移现象，本文采用运动信息来取代残差信号传回。通过对运动估计并行模型的分析，本文利用可变子块的树状结构来分三步完成对整像素点的预测，同时也对亚像素运动估计中的插值运算和SAD计算的并行实现算法作了描述。对环路滤波，分别对Bs值求取以及边界过滤均作了并行实现。此外，对并不适合并行设计的熵解码作了基于CPU的算法设计，根据H.264标准中的CAVLC解码算法过程中查表的特点，提出了针对所查找的二维表中存在的定长和变长两种码表，分别采用不同策略加以优化的设计。实验结果证明，本文提出的基于CUDA的运动估计并行算法实现，编码效果与全搜索算法相近，却大大加速了编码器的处理速度。同时，解码端对环路滤波和熵解码算法的优化，在不降低视频质量的前提下，也显着地加速了解码器处理速度。
邵文威[6]（2010）在《AVS视频解码器可变长解码和反量化反变换模块硬件设计与实现》文中进行了进一步梳理先进音视频编码标准（AVS）是我国自主研发制定的关于数字电视、IPTV等音视频系统的基础性数字音视频编解码标准。AVS标准第2部分（AVS-P2）是高效的第二代视频编码技术,其实现方案简洁,并拥有与H.264近似的压缩性能。AVS标准的编码效率得到了极大的提高,其运算复杂度也大大增加,另外实际应用环境中对实时运算的限制,这都对视频解码器的硬件的实现提出了很高的要求和巨大的挑战。本文深入研究了AVS标准,详细分析了可变长解码算法、逆扫描、反量化和反变换算法,提出了适用于AVS视频解码标准的可变长解码模块、反量化模块和反变换模块的硬件架构。可变长解码模块通过桶形移位寄存器、优化压缩查找表索引等方法以及并行和复用技术的应用,达到设计的高速、低开销。在反量化模块的设计中,反量化运算与之前的逆扫描模块中两个乒乓RAM共同节省了处理时间。反变换模块通过模块复用,实现了一种新颖的流水线结构的一维整数反变换核的运算与设计,在大大节约硬件资源的同时,也明显提高了速度。设计采用自顶向下的设计方法,运用Verilog硬件描述语言完成了可变长解码模块、反量化模块和反变换模块的RTL级建模,以参考模型RM52j为基础建立了正确的CmodeL。使用SystemVerilog语言结合高级验证方法学（AVM）搭建验证平台对设计进行了功能验证,采用事务级的验证策略,使用了随机约束和功能覆盖率等验证技术新特性。使用该验证平台能够极大的提高验证效率,并且其组件具有可重用性。应用Mentor公司的仿真工具ModelSim对三个模块进行功能仿真。采用中芯国际（SMIC）的0.18μm工艺库,用Synopsys的Design Compiler进行逻辑综合,并采用了合适的综合策略和优化手段。综合和验证结果表明,上述三个模块的设计均达到了本课题要求的目标。
肖福明[7]（2010）在《高密度计算与多核系统设计技术研究》文中认为随着人们对计算机产品性能的要求越来越高,特别是对于工程上的高密度计算,单处理器系统已不能满足人们的要求。伴随着集成电路工艺技术的发展,多核技术已成为下一代集成电路设计的趋势。其中,如何提高多个核之间的通讯效率成为片上多处理器系统（Multiprocessors System-on-Chip,MPSoC）设计的关键。在中小规模的多核系统设计中,多以总线架构作为其片上通讯架构。传统的总线架构无法满足并行通讯的要求,随着处理器数目的增多,通讯效率更是随着降低,进而成为制约整体性能提升的瓶颈。本文在RTL级设计并实现了基于AXI总线协议的通讯架构,在对AXI总线通讯架构研究的基础上,对多核系统进行高密度计算的潜能进行了挖掘,并对如何发挥多核系统的并行性以及系统优化等问题进行了一些基础性的探索。论文的主要工作如下:首先,本文设计并实现了基于AXI总线架构多核系统平台,重点阐述了总线架构中的各个子模块的设计。其次,以矩阵运算为例对高密度计算进行了一些研究,探索不同工作负载、通讯架构对多核系统性能的影响。大量的实验结果表明,在中小规模的设计中,基于AXI总线架构的多核系统具有优异的加速比性能。最后,论文以MPEG-4视频解码为实际应用案例,就复杂计算问题在MPSoC系统中的实现与优化问题进行了探索。直接将一个复杂计算问题在MPSoC系统中实现并不能达到理想的效果,必须根据硬件及算法特征,对算法进行优化,使负载均衡才能发挥多核并行计算的优势。
于欣[8]（2010）在《基于多核架构的MPEG-4视频解码器的设计与实现》文中进行了进一步梳理本文首先简要介绍了视频编解码技术和常用的实现方案，比较了各种方案的优缺点。结合Xvid编解码模型描述了现今广泛应用的MPEG-4视频标准ASP档次的特点及编解码流程，并介绍了基于LEON3微处理器的SOC平台和配套开发工具。本文将Xvid软件模型移植到LEON3平台中，使用标准测试码流对纯软件的解码性能进行了测试，得出了解码过程中各功能模块占用CPU资源的比例。根据实时解码CIF分辨率图像的设计要求，通过计算和分析，综合考虑了速度、带宽、实现复杂度、灵活性和可扩展性等多方面因素，确定了软硬件协同的设计思想和具体的划分方案。传统的软硬件协同是CPU加硬件加速模块通过总线连接和通信的。这种架构对系统总线带宽压力很大，并不适用于视频解码这种对数据传输要求较高的应用场合。为了解决这个问题，本文提出了CPU加多个协处理器的架构方案，协处理器无需通过总线即可直接访问外部存储器，采用“单指令多数据”的思想，设计了专用的协处理器控制模块CPC，CPU与CPC之间通过协处理器指令实现帧级的软硬件协同，CPC完成协处理器指令译码后通过内部命令字控制IDCT-CP和MP-CP两个专用协处理器进行宏块级的流水解码。本文详细描述了解码器的架构方案、软硬件协同的解码流程以及系统级的数据流和控制流；分析评估了系统工作需要的存储带宽，提出了“二平面存储”的方案来存储参考帧的解码结果，有效地提高了存储带宽的利用效率。在架构方案的基础上，本文对从软件、硬件、软硬件协同三个方面进行了具体的设计和实现。软件方面，对执行解码功能的软件部分从代码结构、数据接口、算法实现等方面进行了进一步的优化，优化后性能提高了46.69%。硬件方面，从功能、工作流程、接口信号及其时序、带宽性能分析、命令字定义以及各个子模块的具体实现等全方面阐述了IDCT-CP和MP-CP两个协处理器的设计和实现方案。软硬件协同方面，设计了系统控制软件，使用协处理器指令控制协处理器工作，总控整个解码流程；设计了专用的软硬件接口模块CPC，实现了软硬件之间的协调和通信。在设计过程中，本文始终将可复用性和可扩展性作为重要的考虑因素。设计了单独的协处理器控制模块CPC，将具体的协处理器功能与软件控制相分离，使得解码器易于移植到其他平台运行；协处理器MP-CP具有正常模式、旁路模式和软件模式三种相互独立的工作模式，分别具有不同的命令字和软硬件划分，适用于不同特点的应用场合；在运动预测过程中，设计了专用Cache，针对运动预测的特点提出了“距离标志”替换算法，经过测试，可以将运动预测过程中对存储带宽的使用量降低20%左右；设计了统一的外存接口模块MCI，为系统内各个与外存有数据交换的模块提供了标准的访问接口和时序，增强了系统的可扩展性。最后，将通过Verilog HDL实现的解码器集成到SOC平台中，进行了功能验证和性能测试。经过测试，所设计的解码器功能正确，在80MHz的时钟频率下，对CIF分辨率图像的解码速率达到60帧/秒，性能与使用硬件加速之前相比提高了4-6倍，完全实现了预定的性能要求。同时，使用130nm工艺库进行了逻辑综合，得到了解码器的速度、面积和功耗等指标，与相关参考设计对比，本文所设计的解码器具有良好的性能/代价比。
陈林桦[9]（2009）在《基于图形处理器的视频转换技术的研究与应用》文中研究说明随着高清视频和手持设备的普及,人们对于高清视频之间转换编码的需求日益增加。但传统视频转码软件的转码速度不尽如人意,如何在现有PC系统下加速视频转码成为了计算机业界的研究热点。论文通过对图形处理器的分析和研究,针对现有视频转换速度慢的问题给出了一个将图形处理器作为协处理器来加速视频编解码的解决方案。在实现过程中,为充分发挥图形处理器的计算能力,提出了CPU+GPU的并行编解码器架构,在此基础之上设计了适合图形处理器执行的编解码算法并加以实现。最后运用性能测试、分析的方法对该方案予以验证。论文首先阐述了视频压缩编码标准、视频编码技术以及图形处理器的工作原理。随后具体分析并实现了基于CPU+GPU的并行架构的编码器和解码器:在编码器部分,具体论述了其独特的并行架构,提出了适合在图形处理器上实现的MCSAD和ZB-LMES算法,以及双线程的结构;在解码器部分,提出了分级的并行解码器架构以及反量化、IDCT和运动补偿的多通道算法。之后,详细描述了通过双缓冲区将解码器和编码器级联所实现的基于图形处理器的视频转码器。论文最后对视频转码器的性能进行测试并对测试结果进行了分析。分析结果表明:CPU+GPU并行架构的视频转换编码器在保证画质的前提下有效地提高了视频转码的速度。论文中所设计实现的基于图形处理器的视频转码器具有实用价值,可以直接应用于目前主流视频文件的转换工作中。此外,研究成果对于其它图形处理器通用计算的设计也具有借鉴意义。
黄永红[10]（2009）在《基于多核DSP的并行MPEG-4解码器设计与实现》文中提出随着MPEG-2标准的出现,数字电视,网络流媒体以及DVD得以广泛应用。视频压缩技术成为通信、广播以及娱乐多媒体的关键组成部分。MPEG-4是MPEG-2之后的新一代基于对象的多媒体信息编解码压缩标准。MPEG-4由于较高的计算复杂度使其难以在一个数字信号处理器上达到实时编解码的要求,基于多核处理器的MPEG-4并行实现成为研究热点。国防科技大学计算机学院自主研发了一款多核数字信号处理器（MDSP）,本文基于MDSP进行MPEG-4并行解码器的设计与实现。本文深入研究了MDSP体系结构和MPEG-4视频算法特点,最终实现了MPEG-4解码器在4核DSP上并行实现。主要工作及成果有:1、分析MDSP的体系结构,重点研究了核间通信和同步方式,并设计完成核间通信和同步库函数;2、研究MPEG-4视频编解码算法标准,分析MPEG-4解码器算法中存在的相关性,并对解码器各个主要模块的计算复杂度做了分析;3、基于对MPEG-4解码器的并行性分析,提出了2级宏流水和3核数据级并行相结合的并行解码器实现方案;4、在MDSP上,采用SDP以及SDP和QLink混合两种通信方式实现了并行MPEG-4解码器。在RTL（Register Transfer Level）级运行并行解码器,对实验结果做了分析;5、在对实验结果分析的基础上,根据算法的特点,对MDSP的通信模块提出了几点改进意见。
二、MPEG-4视频变长码并行解码器硬件实现（论文开题报告）
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
本文主要提出一款精简64位RISC处理器存储管理单元结构并详细分析其设计过程。在该MMU结构中,TLB采用叁个分离的TLB,TLB采用基于内容查找的相联存储器并行查找,支持粗粒度为64KB和细粒度为4KB两种页面大小,采用多级分层页表结构映射地址空间,并详细论述了四级页表转换过程,TLB结构组织等。该MMU结构将作为该处理器存储系统实现的一个重要组成部分。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
三、MPEG-4视频变长码并行解码器硬件实现（论文提纲范文）
（1）视频图像压缩中熵编码技术研究（论文提纲范文）
| 摘要 |
| Abstract |
| 第1章 绪论 |
| 1.1 课题背景 |
| 1.2 数字视频压缩 |
| 1.2.1 视频压缩关键技术 |
| 1.2.2 数字视频压缩标准发展历程 |
| 1.3 图像压缩感知 |
| 1.3.1 压缩感知基本理论 |
| 1.3.2 图像压缩感知采样及其重构算法 |
| 1.3.3 图像压缩感知采样的压缩技术 |
| 1.4 视频/图像压缩中的熵编码技术 |
| 1.4.1 信息熵和自信息 |
| 1.4.2 熵编码引擎 |
| 1.4.3 上下文建模技术 |
| 1.5 本文课题的提出及其主要贡献 |
| 第2章 视频压缩中熵编码技术的研究现状 |
| 2.1 早期视频编码标准中的熵编码技术 |
| 2.2 H.264/AVC中的熵编码技术 |
| 2.3 AVS-P2中熵编码技术 |
| 2.4 HEVC中的熵编码技术 |
| 2.5 本章小结 |
| 第3章 基于层次依赖上下文模型的算术编码器 |
| 3.1 H.264/AVC中变换系数的上下文建模过程 |
| 3.2 层次依赖上下文模型 |
| 3.3 基于层次依赖上下文模型的算术编码HDCMBAC |
| 3.3.1 HDCMBAC编码方案 |
| 3.3.2 上下文建模模块和算术编码模块的并行组织方式 |
| 3.4 实验结果 |
| 3.4.1 编码效率比较 |
| 3.4.2 HDCMBAC中并行性分析 |
| 3.4.3 HDCMBAC的运算操作数和内存消耗 |
| 3.5 本章小结 |
| 第4章 HEVC中熵编码模块的优化设计 |
| 4.1 HEVC中熵编码模块的概述 |
| 4.1.1 HEVC变换系数的编码流程 |
| 4.1.2 HEVC中算术编码引擎 |
| 4.2 HEVC中熵编码过程的优化方案 |
| 4.2.1 变换系数的增强上下文建模过程 |
| 4.2.2 内存消耗的二进制算术编码引擎 |
| 4.3 实验结果与分析 |
| 4.3.1 变换系数的增强上下文模型 |
| 4.3.2 低内存消耗的二进制算术编码引擎 |
| 4.3.3 优化后的熵编码模块的整体性能 |
| 4.4 本章小结 |
| 第5章 AVS2中熵编码模块的优化设计 |
| 5.1 AVS2中熵编码模块的概述 |
| 5.1.1 AVS2中二进制算术编码引擎 |
| 5.1.2 AVS2中变换系数的上下文建模方案 |
| 5.2 AVS2中熵编码器的优化设计 |
| 5.2.1 AVS2中算术编码引擎的优化设计 |
| 5.2.2 AVS2中变换系数的上下文建模过程的优化 |
| 5.3 实验结果 |
| 5.3.1 优化后的二进制算术编码引擎 |
| 5.3.2 优化后的变换系数的上下文建模过程 |
| 5.3.3 优化后的熵编码模块的整体性能 |
| 5.4 本章小结 |
| 第6章 压缩感知测量值压缩的熵编码设计 |
| 6.1 基于DPCM的标量量化方案 |
| 6.2 基于DPCM的标量量化索引的算术编码方案 |
| 6.3 实验结果 |
| 6.4 本章小结 |
| 结论 |
| 参考文献 |
| 攻读博士学位期间发表的学术论文及研究成果 |
| 致谢 |
| 个人简历 |
（2）基于AVS标准的视频解码模块的研究和实现（论文提纲范文）
| 中文摘要 |
| Abstract |
| 第一章 引言 |
| 1.1 研究背景及意义 |
| 1.2 国内外研究现状 |
| 1.3 本文主要研究内容 |
| 1.4 本文章节安排 |
| 第二章 AVS视频标准介绍 |
| 2.1 AVS视频标准码流结构 |
| 2.2 AVS视频编解码器框架 |
| 2.3 AVS视频标准的主要技术 |
| 第三章 AVS视频解码器系统结构 |
| 3.1 视频解码SOC系统结构 |
| 3.2 解码流水线划分 |
| 3.3 视频解码硬件模块结构 |
| 第四章 AVS视频解码器硬件实现 |
| 4.1 变长解码 |
| 4.1.1 变长解码的算法 |
| 4.1.2 变长解码的硬件设计 |
| 4.1.3 小结 |
| 4.2 反扫描反量化反变换 |
| 4.2.1 反扫描反量化反变换的算法 |
| 4.2.2 反扫描反量化反变换的硬件设计 |
| 4.2.3 小结 |
| 4.3 帧内预测 |
| 4.3.1 帧内预测的算法 |
| 4.3.2 帧内预测的硬件设计 |
| 4.3.2.1 获取预测模式 |
| 4.3.2.2 预测值计算单元 |
| 4.3.2.3 图像的重建 |
| 4.3.2.4 RAM存储空间安排 |
| 4.3.3 小结 |
| 4.4 环路滤波 |
| 4.4.1 环路滤波的算法 |
| 4.4.2 环路滤波的硬件设计 |
| 4.4.2.1 新的滤波顺序 |
| 4.4.2.2 存储器结构安排 |
| 4.4.2.3 环路滤波整体硬件结构 |
| 4.4.2.4 滤波流程周期安排 |
| 4.4.2.5 转置单元 |
| 4.4.2.6 环路滤波计算 |
| 4.4.3 小结 |
| 4.5 帧间预测运动矢量获取 |
| 4.5.1 帧间预测运动矢量获取的算法 |
| 4.5.1.1 空域相邻算法 |
| 4.5.1.2 时域相邻算法 |
| 4.5.2 帧间预测运动矢量获取的硬件设计 |
| 4.5.2.1 帧间宏块模式解析 |
| 4.5.2.2 运动矢量计算 |
| 4.5.2.3 缩放计算单元 |
| 4.5.3 小结 |
| 第五章 系统验证 |
| 5.1 功能验证 |
| 5.2 板级验证 |
| 总结与展望 |
| 参考文献 |
| 致谢 |
| 个人简历、在学期间的研究成果及发表的学术论文 |
（3）H.264/HEVC视频解码的VLSI结构及实现研究（论文提纲范文）
| 摘要 |
| Abstract |
| 第一章 绪论 |
| 1.1 引言 |
| 1.2 数字视频压缩标准的发展历史 |
| 1.3 选题意义与国内外研究现状 |
| 1.4 本论文的主要内容与结构安排 |
| 第二章 新一代视频标准HEVC关键算法分析 |
| 2.1 引言 |
| 2.2 HEVC树形图像分割方式 |
| 2.3 高并行性的HEVC CABAC算法 |
| 2.4 灵活的HEVC变换单元与变换类型 |
| 2.5 灵活的HEVC预测单元 |
| 2.6 改进的HEVC帧内预测 |
| 2.7 改进的HEVC帧间预测 |
| 2.8 改进的HEVC去方块滤波器 |
| 2.9 HEVC SAO滤波器 |
| 第三章 多标准熵解码模块VLSI结构 |
| 3.1 引言 |
| 3.2 视频码流结构分析与熵编码算法简介 |
| 3.3 多标准熵解码单元的VLSI结构 |
| 3.4 实验结果与比较 |
| 第四章 多标准IDCT/IDST模块VLSI结构 |
| 4.1 引言 |
| 4.2 DCT/DST简介 |
| 4.3 一维DCT变换的快速算法 |
| 4.4 多标准DCT/DST模块的VLSI结构 |
| 4.5 实验结果及比较 |
| 第五章 多标准帧内预测模块的VLSI结构 |
| 5.1 引言 |
| 5.2 帧内预测算法简介 |
| 5.3 多标准帧内预测模块VLSI结构 |
| 5.4 实验结果及比较 |
| 第六章 多标准运动补偿模块VLSI结构 |
| 6.1 引言 |
| 6.2 帧间预测与运动补偿算法简介 |
| 6.3 H.264/HEVC分像素内插器VLSI结构 |
| 6.4 实验结果与对比 |
| 第七章 多标准环路滤波器模块VLSI结构 |
| 7.1 引言 |
| 7.2 环路滤波算法简介 |
| 7.3 HEVC/H.264环路滤波器VLSI结构 |
| 7.4 实验结果及比较 |
| 第八章 解码器顶层架构与优化 |
| 8.1 引言 |
| 8.2 H.264/HEVC视频解码的流水线粒度 |
| 8.3 异步流水线与多时钟域 |
| 8.4 H.264/HEVC解码器总线接口优化 |
| 8.5 实验结果与对比 |
| 第九章 H.264/HEVC视频解码系统的验证与物理实现 |
| 9.1 引言 |
| 9.2 H.264/HEVC解码器的RTL验证 |
| 9.3 H.264/HEVC解码器的FPGA验证 |
| 9.4 H.264/HEVC解码器的物理实现 |
| 9.5 H.264/HEVC解码器的芯片测试 |
| 第十章 总结与展望 |
| 参考文献 |
| 博士期间发表的论文与专利情况 |
| 致谢 |
（4）基于同构多核处理器平台的高质量H.264并行解码器设计实现（论文提纲范文）
| 致谢 |
| 摘要 |
| Abstract |
| 目录 |
| 第一章 绪论 |
| 1.1 课题的研究意义 |
| 1.2 课题的相关技术背景 |
| 1.2.1 数字视频编解码技术简介 |
| 1.2.2 多核技术处理器的发展简介 |
| 1.2.3 同构多核处理器平台TilePro64简介 |
| 1.3 课题的研究内容 |
| 1.3.1 课题研究内容 |
| 1.3.2 论文结构 |
| 第二章 相关技术介绍 |
| 2.1 H.264标准解码流程及关键技术介绍 |
| 2.1.1 H.264标准介绍 |
| 2.1.2 熵解码 |
| 2.1.3 帧内预测 |
| 2.1.4 运动补偿 |
| 2.1.5 整数变换与量化 |
| 2.1.6 去块滤波 |
| 2.2 TILERA多核处理器平台介绍 |
| 2.2.1 TILERA平台发展简介 |
| 2.2.2 TILERA平台技术介绍 |
| 2.2.3 TilePro64多核处理器平台硬件结构 |
| 2.2.4 TilePro64多核处理器平台上的软件开发环境 |
| 2.3 本章小结 |
| 第三章 基于同构多核平台的高质量H.264并行解码器设计 |
| 3.1 并行解码器功能概述 |
| 3.2 并行解码器设计过程和思路 |
| 3.3 并行解码器整体架构 |
| 3.4 基于帧序列结构的帧级并行熵解码设计 |
| 3.4.1 帧序列熵解码流程并行化设计分析 |
| 3.4.2 并行熵解码模块在TilePro64平台实现 |
| 3.5 基于任务划分的行级并行重建设计 |
| 3.5.1 图像重建模块并行化初步设计 |
| 3.5.2 并行重建模块时序同步性分析 |
| 3.5.3 并行重建模块优化设计思路 |
| 3.5.4 并行重建模块优化结果 |
| 3.6 路滤波并行设计 |
| 3.6.1 路滤波的机制 |
| 3.6.2 滤波过程的并行化设计 |
| 3.6.3 宏块级的并行滤波再优化 |
| 3.6.4 路滤波并行设计在多核平台上的具体实现 |
| 3.7 本章小结 |
| 第四章 多核并行解码器的程序实现 |
| 4.1 并行解码器整体的程序执行流程 |
| 4.2 各个功能模块内部的函数流程 |
| 4.2.1 并行熵解码模块程序流程 |
| 4.2.2 并行重建模块程序流程 |
| 4.2.3 并行滤波模块程序执行流程 |
| 4.3 并行解码器API接口设计 |
| 4.4 本章小结 |
| 第五章 实验结果与分析 |
| 5.1 实验测试环境搭建 |
| 5.2 解码性能测试 |
| 5.3 实验结果分析 |
| 5.4 本章小结 |
| 第六章 总结和展望 |
| 6.1 总结 |
| 6.2 展望 |
| 参考文献 |
| 作者简介 |
（5）基于CUDA的H.264视频并行编解码器研究与实现（论文提纲范文）
| 摘要 |
| Abstract |
| 第1章 绪论 |
| 1.1 课题的研究背景 |
| 1.2 国内外研究现状 |
| 1.3 本文的主要研究内容和结构 |
| 第2章 CUDA 编程架构与传统 H.264 标准编解码架构 |
| 2.1 CUDA 的编程架构 |
| 2.1.1 GPGPU 与 CUDA |
| 2.1.2 CUDA 编程模型 |
| 2.1.3 CUDA 的硬件模型 |
| 2.2 传统 H.264 标准的编解码架构 |
| 2.2.1 H.264 编解码原理及主要特征 |
| 2.2.2 H.264 的关键技术 |
| 2.3 CUDA 应用于 H.264 编解码的优势与挑战 |
| 第3章 基于 CUDA 的 H.264 视频编码器优化 |
| 3.1 基于 CUDA 的 H.264 并行编码器的框架设计 |
| 3.1.1 传统的 H.264 编码器框架局限性分析 |
| 3.1.2 基于 CUDA 的 H.264 编码框架并行化设计 |
| 3.2 基于 CUDA 的运动估计算法优化 |
| 3.2.1 运动估计的并行化模型分析 |
| 3.2.2 归并运动估计并行算法 |
| 3.3 并行编码器的实现 |
| 3.4 算法仿真与实验结果分析 |
| 3.4.1 实验评测 |
| 3.4.2 结果分析 |
| 第4章 基于 CUDA 的 H.264 视频解码器优化 |
| 4.1 基于 CUDA 的 H.264 并行解码器的框架设计 |
| 4.1.1 传统的 H.264 解码器框架局限性分析 |
| 4.1.2 基于 CUDA 的 H.264 解码框架并行化设计 |
| 4.2 熵解码算法优化 |
| 4.2.1 熵解码算法分析 |
| 4.2.2 分治法查表解码算法 |
| 4.3 环路滤波优化 |
| 4.3.1 滤波算法分析 |
| 4.3.2 并行滤波算法的 CUDA 实现 |
| 4.4 并行解码器的实现 |
| 4.5 算法仿真与实验结果分析 |
| 4.5.1 实验评测 |
| 4.5.2 结果分析 |
| 第5章 总结与展望 |
| 参考文献 |
| 致谢 |
| 攻读硕士学位期间发表的学术论文 |
（6）AVS视频解码器可变长解码和反量化反变换模块硬件设计与实现（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 符号说明 |
| 第一章 绪论 |
| 1.1 研究背景 |
| 1.2 AVS解码器的发展概况 |
| 1.3 论文主要内容和论文结构 |
| 第二章 AVS解码器原理 |
| 2.1 AVS标准概论及解码体系结构 |
| 2.2 AVS的比特流结构及其层次关系 |
| 2.3 AVS标准变长解码原理 |
| 2.3.1 k阶指数哥伦布码 |
| 2.3.2 二维变长码解码 |
| 2.4 AVS标准逆扫描反量化原理 |
| 2.4.1 逆扫描(重排序) |
| 2.4.2 反量化 |
| 2.5 AVS标准反变换原理 |
| 2.6 设计问题与方法 |
| 第三章 AVS解码器模块的架构设计和RTL实现 |
| 3.1 可变长解码模块 |
| 3.1.1 复用和并行技术的实现 |
| 3.1.2 去除填充比特模块 |
| 3.1.3 指数哥伦布解码模块 |
| 3.1.4 维变长码解码模块 |
| 3.2 逆扫描反量化模块 |
| 3.2.1 逆扫描模块设计 |
| 3.2.2 乒乓RAM结构的应用 |
| 3.2.3 反量化模块设计 |
| 3.3 反变换模块 |
| 3.3.1 3级流水线结构的应用 |
| 3.3.2 选择器(MUX)模块 |
| 3.3.3 一维逆整数余弦变换(IDCT)模块 |
| 3.3.4 后处(Post process)模块 |
| 3.3.5 矩阵转置(Trans RAM)模块 |
| 第四章 AVS解码器中可变长解码模块和反量化反变换模块的仿真和验证 |
| 4.1 功能验证 |
| 4.1.1 验证策略及方法 |
| 4.1.2 System Verilog简介 |
| 4.1.3 AVM高级验证方法学 |
| 4.1.4 C参考模型 |
| 4.1.5 搭建验证平台 |
| 4.1.6 功能验证结果 |
| 4.2 逻辑综合 |
| 4.2.1 逻辑综合介绍 |
| 4.2.2 Design Compiler简介 |
| 4.2.3 综合结果 |
| 第五章 结论 |
| 参考文献 |
| 致谢 |
| 攻读硕士学位期间发表的学术论文 |
| 学位论文评阅及答辩情况表 |
（7）高密度计算与多核系统设计技术研究（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 致谢 |
| 第一章 绪论 |
| 1.1 技术背景 |
| 1.2 多核技术 |
| 1.3 多核系统的应用问题 |
| 1.4 课题来源 |
| 1.5 论文主要研究内容和结构 |
| 第二章 多核系统平台介绍 |
| 2.1 常见的多核系统 |
| 2.1.1 处理器分类 |
| 2.1.2 按通讯形式分类 |
| 2.2 常见的片上总线 |
| 2.3 基于总线架构的多核芯片 |
| 第三章 基于AXI 总线MPSOC 平台研究 |
| 3.1 系统平台概述 |
| 3.2 AXI 总线协议简介 |
| 3.3 AXI 总线通讯架构的设计 |
| 3.3.1 主设备接口的设计 |
| 3.3.2 从设备及接口的设计 |
| 3.3.3 互连结构的设计 |
| 3.3.4 仲裁器的设计 |
| 3.3.5 多路选择器的设计 |
| 3.3.6 译码器的设计 |
| 3.4 AVALON总线介绍 |
| 3.5 总线桥的设计 |
| 3.6 本章小结 |
| 第四章 基于MPSOC 系统的高密度计算研究 |
| 4.1 研究高密度计算的意义 |
| 4.2 实验环境 |
| 4.2.1 NIOS II 处理器介绍 |
| 4.2.2 SOPC BUILDER简介 |
| 4.2.3 NIOS II 集成开发环境 |
| 4.3 矩阵求逆实验 |
| 4.3.1 LU 分解法矩阵求逆算法 |
| 4.3.2 两种不同的任务分配方式 |
| 4.4 矩阵流水乘法 |
| 4.4.1 矩阵流水乘法算法 |
| 4.4.2 实验结果分析 |
| 4.3 本章小结 |
| 第五章 复杂计算问题在MPSOC 系统中的实现与优化 |
| 5.1 MPEG-4 视频解码 |
| 5.1.1 MPEG-4 标准简介 |
| 5.1.2 MPEG-4 解码流程 |
| 5.2 硬件平台 |
| 5.3 软件编程 |
| 5.4 实验结果与优化 |
| 5.5 实验结果分析 |
| 5.6 本章小结 |
| 第六章 总结与展望 |
| 6.1 总结 |
| 6.2 展望 |
| 参考文献 |
| 攻读硕士学位期间发表的论文 |
（8）基于多核架构的MPEG-4视频解码器的设计与实现（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第一章 绪论 |
| 1.1 课题的背景与意义 |
| 1.2 课题的工作概述 |
| 1.3 本文的内容和结构安排 |
| 第二章 背景知识简介 |
| 2.1 视频编解码技术和实现方案简介 |
| 2.1.1 视频编解码技术 |
| 2.1.2 视频解码方案分析 |
| 2.2 MPEG-4 ASP 技术分析 |
| 2.2.1 MPEG-4 标准简介 |
| 2.2.2 MPEG-4 ASP 的编码工具 |
| 2.2.3 MPEG-4 ASP 的解码流程 |
| 2.3 Xvid 软件模型分析 |
| 2.3.1 MPEG-4 编解码器模型简介 |
| 2.3.2 MPEG-4 Xvid 分析 |
| 2.3.3 MPEG-4 Xvid 优化策略 |
| 2.4 SOC 平台简介 |
| 2.4.1 Leon3 CPU 及其开发套件简介 |
| 2.4.2 AMBA 总线系统介绍 |
| 2.4.3 SOC 平台介绍 |
| 2.5 本章小结 |
| 第三章 架构设计方案 |
| 3.1 软硬件划分方案 |
| 3.1.1 软硬件划分的基本原则 |
| 3.1.2 Xvid 的移植与性能测试 |
| 3.1.3 任务级的软硬件划分方案 |
| 3.2 系统架构方案 |
| 3.2.1 硬件实现方案的确定 |
| 3.2.2 架构框图 |
| 3.2.3 解码流程描述 |
| 3.3 系统级的控制流和数据流 |
| 3.3.1 系统控制流 |
| 3.3.2 系统数据流 |
| 3.4 解码数据存储格式和系统存储带宽 |
| 3.4.1 解码数据存储格式 |
| 3.4.2 解码器存储带宽分析 |
| 3.5 本章小结 |
| 第四章 软件设计与软硬件协同实现 |
| 4.1 解码器软件设计 |
| 4.1.1 系统级控制软件的设计 |
| 4.1.2 解码软件的设计与优化 |
| 4.2 软硬件协同的设计 |
| 4.2.1 软硬件协同机制描述[27] |
| 4.2.2 CPC 接口设计 |
| 4.2.3 CPC 功能实现 |
| 4.3 本章小结 |
| 第五章 协处理器的设计与实现 |
| 5.1 IDCT-CP 的设计与实现 |
| 5.1.1 功能概述 |
| 5.1.2 IDCT-CP 接口信号 |
| 5.1.3 带宽性能需求分析 |
| 5.1.4 详细实现方案 |
| 5.2 MP-CP 的设计与实现 |
| 5.2.1 功能概述 |
| 5.2.2 性能带宽需求分析 |
| 5.2.3 MP-CP 三种工作模式描述 |
| 5.2.4 接口信号描述 |
| 5.2.5 MP-CP 命令字格式 |
| 5.2.6 详细设计方案 |
| 5.3 本章小结 |
| 第六章 系统存储方案设计 |
| 6.1 运动预测 Cache(MPC)的设计 |
| 6.1.1 MPC 概述 |
| 6.1.2 MPC 设计思想 |
| 6.1.3 MPC 实现方案 |
| 6.1.4 MPC 性能评估 |
| 6.2 外部存储器控制器接口单元(MCI)的设计 |
| 6.2.1 MCI 结构框图 |
| 6.2.2 MCI 接口信号描述 |
| 6.2.3 MCI 功能特点 |
| 6.3 本章小结 |
| 第七章 功能验证与性能测试 |
| 7.1 验证平台与方案 |
| 7.1.1 验证平台描述 |
| 7.1.2 验证方案 |
| 7.2 解码器功能测试 |
| 7.2.1 功能测试方法 |
| 7.2.2 功能测试结果 |
| 7.3 解码器性能测试 |
| 7.4 逻辑综合结果 |
| 7.5 本章小结 |
| 第八章 总结与展望 |
| 8.1 论文总结 |
| 8.2 前景与展望 |
| 参考文献 |
| 致谢 |
| 攻读学位期间发表的学术论文目录 |
（9）基于图形处理器的视频转换技术的研究与应用（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第一章 绪论 |
| 1.1 引言 |
| 1.2 视频转换编码技术 |
| 1.3 图形处理器在视频编解码中的作用 |
| 1.3.1 图形处理器 |
| 1.3.2 图形处理器硬件解码 |
| 1.4 研究的目标及其主要的内容 |
| 1.5 本文的文章结构以及章节编排 |
| 第二章 视频压缩编码技术和图形处理器工作原理 |
| 2.1 视频压缩编码标准 |
| 2.1.1 视频压缩编码标准的发展 |
| 2.1.2 MPEG 系列压缩编码标准 |
| 2.1.3 H.26X 系列压缩编码标准 |
| 2.1.4 视频压缩编码标准对比 |
| 2.2 视频压缩编码技术 |
| 2.2.1 运动估计及运动补偿 |
| 2.2.2 离散余弦变换及量化 |
| 2.2.3 变字长编码 |
| 2.3 图形处理器工作原理 |
| 2.3.1 计算机三维渲染原理 |
| 2.3.2 可编程图形处理器 |
| 2.3.3 Direct3D API |
| 2.3.4 视频的绘制 |
| 2.4 本章小结 |
| 第三章 基于图形处理器的视频转码器 |
| 3.1 基于图形处理器的编码器 |
| 3.1.1 编码器的并行架构 |
| 3.1.2 图形处理器的编码技术 |
| 3.1.3 编码器的实现 |
| 3.2 基于图形处理器的解码器 |
| 3.2.1 解码器的并行架构 |
| 3.2.2 图形处理器的解码技术 |
| 3.2.3 解码器的实现 |
| 3.3 基于图形处理器的视频转码器 |
| 3.3.1 转码器的架构 |
| 3.3.2 转码器的实现 |
| 3.3.3 视频标准转换编码 |
| 3.4 本章小结 |
| 第四章 视频转码器性能测试与结果分析 |
| 4.1 性能测试 |
| 4.1.1 测试方法 |
| 4.1.2 测试平台选取 |
| 4.2 测试结果分析 |
| 4.2.1 转码速度 |
| 4.2.2 CPU 占用率 |
| 4.2.3 视频画面质量 |
| 4.3 本章小结 |
| 第五章 总结与展望 |
| 5.1 工作回顾 |
| 5.2 成果及意义 |
| 5.3 未来发展 |
| 参考文献 |
| 致谢 |
| 作者攻读学位期间发表的论文 |
（10）基于多核DSP的并行MPEG-4解码器设计与实现（论文提纲范文）
| 摘要 |
| ABSTRACT |
| 第一章 绪论 |
| 1.1 课题背景 |
| 1.1.1 视频编解码的发展和研究现状 |
| 1.2 视频编解码的实现平台 |
| 1.3 异构多核DSP 体系结构及特点 |
| 1.3.1 异构多核DSP 的体系结构 |
| 1.4 本文研究的主要内容、目的及意义 |
| 1.5 本文的结构 |
| 第二章 MPEG-4 标准与多核开发平台 |
| 2.1 MPEG-4 标准研究 |
| 2.1.1 MPEG-4 标准概述 |
| 2.1.2 MPEG-4 标准的档次和级别 |
| 2.1.3 视频编解码器模型 |
| 2.1.4 MPEG-4 视频编解码器 |
| 2.1.5 MPEG-4 视频编解码器工具算法集 |
| 2.2 多核DSP 并行编程方法以及通信与同步机制 |
| 2.2.1 多核DSP 的并行编程方法 |
| 2.2.2 SDP 的通信和同步机制 |
| 2.2.3 QLink 的通信和同步机制 |
| 第三章 多核DSP 通信库函数设计 |
| 3.1 SDP 的高效使用 |
| 3.2 QLINK 的库函数设计 |
| 3.2.1 对本地事务库函数的设计 |
| 3.2.2 对全局事务库函数的设计 |
| 3.3 高效库函数的编写 |
| 3.3.1 优化技术 |
| 3.3.2 库函数编程规范 |
| 第四章 并行MPEG-4 视频解码器设计 |
| 4.1 并行MPEG-4 解码器设计评估方法 |
| 4.2 MPEG-4 解码器并行性分析 |
| 4.2.1 MPEG-4 解码器 |
| 4.2.2 I-VOP 解码和并行性分析 |
| 4.3 MPEG-4 解码器复杂度分析 |
| 4.4 MPEG-4 解码器并行设计 |
| 4.4.1 流水线技术及性能指标 |
| 4.4.2 MPEG-4 解码器的宏流水设计 |
| 4.4.3 MPEG-4 解码器的熵解码后处理的并行设计 |
| 第五章 基于MDSP 的并行MPEG-4 解码器的实现 |
| 5.1 解码器两级宏流水的实现 |
| 5.1.1 宏流水的实现 |
| 5.2 解码器宏块内的四核并行实现 |
| 第六章 实验结果分析 |
| 6.1 SDP 通信方式结果分析 |
| 6.1.1 I-VOP 解码结果分析 |
| 6.1.2 P-VOP 解码结果分析 |
| 6.2 SDP 和QLINK 混合通信方式结果分析 |
| 6.2.1 混合通信方式I-VOP 解码结果分析 |
| 6.2.2 P-VOP 解码结果分析 |
| 第七章 结束语 |
| 致谢 |
| 参考文献 |
| 作者在学期间取得的学术成果 |
四、MPEG-4视频变长码并行解码器硬件实现（论文参考文献）
- [1]视频图像压缩中熵编码技术研究[D]. 高敏. 哈尔滨工业大学, 2016(02)
- [2]基于AVS标准的视频解码模块的研究和实现[D]. 邹涛. 福州大学, 2013(09)
- [3]H.264/HEVC视频解码的VLSI结构及实现研究[D]. 沈沙. 复旦大学, 2013(01)
- [4]基于同构多核处理器平台的高质量H.264并行解码器设计实现[D]. 王宇. 浙江大学, 2013(10)
- [5]基于CUDA的H.264视频并行编解码器研究与实现[D]. 陆达. 湘潭大学, 2012(S1)
- [6]AVS视频解码器可变长解码和反量化反变换模块硬件设计与实现[D]. 邵文威. 山东大学, 2010(08)
- [7]高密度计算与多核系统设计技术研究[D]. 肖福明. 合肥工业大学, 2010(04)
- [8]基于多核架构的MPEG-4视频解码器的设计与实现[D]. 于欣. 上海交通大学, 2010(04)
- [9]基于图形处理器的视频转换技术的研究与应用[D]. 陈林桦. 上海交通大学, 2009(S1)
- [10]基于多核DSP的并行MPEG-4解码器设计与实现[D]. 黄永红. 国防科学技术大学, 2009(05)