导读:本文包含了时序收敛论文开题报告文献综述及选题提纲参考文献，主要关键词:集成电路设计,内存控制器,时序收敛,SDF后仿真
时序收敛论文文献综述
陈杰,刘勇[1]（2019）在《静态时序工具在DDR Memory接口时序收敛和后仿真中的应用》一文中研究指出为提高带宽,很多类型的Memory都采用了Double Data Rate(DDR)interface,它对在内存控制器(memory controller)设计过程中的时序收敛和后仿真提出了挑战。探讨利用静态时序分析工具解决这个问题的方法。(本文来源于《集成电路应用》期刊2019年08期）
王旭[2]（2018）在《基于Innovus不同分析模式下时序收敛的研究》一文中研究指出随着半导体工艺逐渐地从28nm向16nm甚至7nm过渡,片上偏差(on-chip variation)造成的时序不确定性导致同一芯片不同区域之间的流片情况都是不同的。越来越难以控制的工艺变量导致基于工艺、电压、温度等多工艺角(corner)这种传统的静态时序分析方法也难以精确地估计片上偏差给时序分析带来的影响,此时能否进行精确高效的静态时序分析己成为保证芯片正常工作的关键。本文首先基于时序库模型分析了当前28nm工艺中的工艺偏差给单元延时带来的影响,并采用了OCV模式来模拟工艺偏差带来的时序分析误差。鉴于OCV中设置全局统一的降额因子(timing derate)去模拟工艺偏差方式的不足,采用了相对准确的AOCV(Advanced OCV)模式,通过动态地调整derate值,达到了更加接近实际情况的目的。16nm工艺环境中刻蚀、离子掺杂等不确定性,导致离子在硅中呈现随机性分布,由此在AOCV的基础上采用了一种全新基于统计学的SOCV(statistical OCV)模式,它是采用平均值(mean)和方差(sigma)的统计学原理来模拟工艺偏差给单元延时带来的随机影响。基于OCV、AOCV以及SOCV的分析模式,采用Cadence公司的Innovus工具结合具体28nm和16nm的GPU物理模块,在芯片后端设计的不同阶段研究了不同分析模式对时序收敛的影响。最后就SOCV的改进模式进行了一定的理论探索,并对比一般的SOCV模式,结合Innovus加以验证。时序路径中多输入逻辑门单元的延时分析会影响着时序弧(timing arc)以及时序路径的选择,进而影响着时序的收敛,为此分别探究了在OCV、AOCV以及SOCV中基于模块分析(GBA)与基于路径分析(PBA)两种不同分析方式给时序分析带来的影响,并加以验证。验证发现OCV相对于最好-最坏(BC-WC)这种传统的时序分析模式更能全面地模拟工艺偏差带来的时序影响,AOCV考虑到实际中derate值随着路径深度而变化,得到布线(route)阶段的TNS(total negative slack)值相对于OCV优化了大约15.1%。16nm中的SOCV模式则更能精确的模拟片上偏差的随机变化,布线阶段的TNS值相对于AOCV优化了大约40.2%,工具运行时间(runtime)也相应减少了大约7.4%,从而实现了时序的快速收敛,验证了SOCV是当前16nm工艺下芯片设计中最为理想的时序分析模式。对于多输入逻辑门单元的分析,验证发现叁种模式中,PBA相对于GBA的分析结果更为精确,runtime却相对较长,使得PBA一般只在签核阶段(sign-off)才使用,以保证最终流片前的时序更精确,而GBA主要在设计前期使用,以此来缩短时序分析的周期。(本文来源于《西安电子科技大学》期刊2018-06-01）
刘慧君,谢亮,金湘亮[3]（2017）在《一种实现时序快速有效收敛的时钟树综合方案》一文中研究指出针对低频下数字集成电路实现时序收敛需要插入大量缓冲器而导致芯片布线困难、运行时间较长等问题,提出了一种降低时钟树级数与增加保持时间余量相结合的时钟树综合方案。基于CSMC 0.35μm CMOS工艺,采用提出的方案,使用IC Compiler和Prime Time工具,分别完成了应用于高精度隔离型Σ-ΔADC芯片的低速数字滤波器的物理设计以及静态时序分析。结果表明,与传统方案相比,保持时间负松弛总值降低了95.62%,时序收敛所需缓冲器个数减少了约98.13%,运行时间缩短了97.25%,有效地降低了布线拥塞程度,快速有效地实现了时序收敛。(本文来源于《微电子学》期刊2017年05期）
刘毅[4]（2016）在《考虑物理布局布线约束的快速时序收敛》一文中研究指出本文提供了一种准确高效的多角多模的快速时序收敛ECO解决方案,可以支持复杂So C集成电路层次化设计和多电压域设计。在时序优化过程中不但考虑了物理布局因素约束,还综合考虑了物理布线带来的影响,可以满足20nm先进工艺条件下的设计规则。不但保证了时延计算精度,而且与物理实现PR工具和静态时序分析STA工具保持着很好的一致性。它具有先进的优化算法,灵活的流程控制,能快速实现Setup,Hold,Max-transition等多目标的时序收敛,保证了芯片按时投片生产和产品上市时间。(本文来源于《中国集成电路》期刊2016年Z1期）
祝雪菲,张万荣,万培元,林平分,王成龙[5]（2015）在《一种有效实现IC时序收敛的方法》一文中研究指出针对ASIC芯片物理设计中传统时钟树综合在高频下难以满足时序收敛的问题,提出了一种自下而上与有用时钟偏移相结合的时钟树综合方法。基于TSMC 0.152μm Logic 1P5M工艺,使用Synopsys公司的IC Compiler物理设计软件,采用所提出的方法,完成了一款电力网载波通信芯片的物理设计。结果表明,该方法能够有效构建时钟树,满足建立时间为0.8ns,保持时间为0.3ns的要求,有效保证了PLC芯片的时序收敛。(本文来源于《微电子学》期刊2015年04期）
钱鹏[6]（2015）在《FPGA时序收敛分析及仿真》一文中研究指出现场可编程门阵列FPGA在其出现叁十年内发展迅速,其在灵活度,开发周期以及开发成本上的优势使得FPGA被广泛使用在各个领域。而随着FPGA设计朝着大规模、高性能方向发展,其时序收敛问题日益成为FPGA设计中的重要问题。本文主要就FPGA时序收敛性进行了分析和仿真。本文在介绍了FPGA内部的结构和其时序资源的基础上,就FPGA时序电路的基础进行了研究和建模,并将其引入到FPGA时序分析中,针对FPGA的各种时序路径进行时序分析,主要研究了FPGA输入输出时序,同步逻辑时序,异步逻辑时序这叁个方面。同时本文也从同步逻辑时序优化,异步逻辑时序优化化以及代码风格叁个方面对FPGA时序设计进行探讨。本文以DDR2 SDRAM接口控制器为研究对象进行详尽的时序分析。DDR2 SDRAM是一类高速存储器,其数据速率是时钟频率的两倍,同时在与FPGA进行数据传输时,数据在不同时钟域间的传输将对整个系统的时序产生影响。故本文主要通过时序分析的形式研究了控制器的数据通道的设计及其数据在不同时钟域间传输的同步过程,同时对数据通道及其同步过程进行时序仿真,并通过相关时序约束和静态时序分析报告分析了控制器的时序性能。(本文来源于《中国科学院研究生院（光电技术研究所）》期刊2015-05-01）
裘武龙,于忠臣[7]（2014）在《基于MCMM技术快速实现IC时序收敛》一文中研究指出如今的集成电路(Integrated Circuit,IC)设计往往要求芯片包含多个工作模式,并且在不同工艺角(corner)下能正常工作。工艺角和工作模式的增加,无疑使时序收敛面临极大挑战。本文介绍了一种在多工艺角多工作模式下快速实现时序收敛的技术——MCMM(Multicorner-Multimode)技术,该技术将工艺角和模式进行组合,对时序同时进行分析和优化,到达快速实现时序收敛的目的。该技术应用于一个80万门基于TSMC 0.152μm logic工艺的电力网载波通信(PLC)芯片设计,设计实例表明,利用MCMM技术不但可以解决时序难以收敛的问题,而且大大降低了芯片设计周期。(本文来源于《中国集成电路》期刊2014年04期）
郑天华,梁利平[8]（2013）在《一种深亚微米复杂芯片物理设计的时序收敛方法》一文中研究指出深亚微米工艺下超大规模芯片的物理设计面临很多挑战,互连延时和串扰效应成为影响时序收敛的关键因素.文中介绍了一种采用二次综合、区域约束和串扰预防等措施实现渐进式时序收敛的方法.在65纳米工艺下,通过530万门多核DSP芯片设计验证了该方法.实例设计结果表明,这种方法可以有效地解决互连延时和串扰问题,实现复杂芯片的时序收敛.(本文来源于《微电子学与计算机》期刊2013年11期）
刘杨,谢亮,聂拓,王龙生,金湘亮[9]（2013）在《一种数模混合芯片中数字电路的时序收敛方案》一文中研究指出在数模混合集成电路中,时钟信号是数据传输的基准,它对芯片能否正常工作起决定性的作用。由于数模混合集成电路的特殊性,在对时钟信号进行时钟树综合时,要对其进行特殊的处理。以串行外设接口及电平移位模块为例,提出了一种针对数模混合芯片中数字电路的时序收敛方案,验证结果表明此方案能够使时序很好地收敛。(本文来源于《固体电子学研究与进展》期刊2013年04期）
杨松芳,杨兆青,张勇[10]（2013）在《SoC逻辑综合阶段的时序收敛方法》一文中研究指出在现代深亚微米专用集成电路(ASIC)设计流程中,为使电路性能达到设计者的预期目标,并满足电路工作环境的要求,必须对一个电路设计进行诸如时序、面积和负载等多方面的约束。针对当前SoC设计综合面对的挑战,结合实际项目中的经验,提出了一种有效的时序收敛方法。该方法通过合理利用锁存器的特点设置虚假时钟占空比以及硬化时钟管理模块等方法,能够有效地改善时序,得到了预期的综合结果;从而降低了后端设计难度,减少了整个后端流程的反复时间,加快了设计周期。(本文来源于《无线电通信技术》期刊2013年04期）
时序收敛论文开题报告
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
随着半导体工艺逐渐地从28nm向16nm甚至7nm过渡,片上偏差(on-chip variation)造成的时序不确定性导致同一芯片不同区域之间的流片情况都是不同的。越来越难以控制的工艺变量导致基于工艺、电压、温度等多工艺角(corner)这种传统的静态时序分析方法也难以精确地估计片上偏差给时序分析带来的影响,此时能否进行精确高效的静态时序分析己成为保证芯片正常工作的关键。本文首先基于时序库模型分析了当前28nm工艺中的工艺偏差给单元延时带来的影响,并采用了OCV模式来模拟工艺偏差带来的时序分析误差。鉴于OCV中设置全局统一的降额因子(timing derate)去模拟工艺偏差方式的不足,采用了相对准确的AOCV(Advanced OCV)模式,通过动态地调整derate值,达到了更加接近实际情况的目的。16nm工艺环境中刻蚀、离子掺杂等不确定性,导致离子在硅中呈现随机性分布,由此在AOCV的基础上采用了一种全新基于统计学的SOCV(statistical OCV)模式,它是采用平均值(mean)和方差(sigma)的统计学原理来模拟工艺偏差给单元延时带来的随机影响。基于OCV、AOCV以及SOCV的分析模式,采用Cadence公司的Innovus工具结合具体28nm和16nm的GPU物理模块,在芯片后端设计的不同阶段研究了不同分析模式对时序收敛的影响。最后就SOCV的改进模式进行了一定的理论探索,并对比一般的SOCV模式,结合Innovus加以验证。时序路径中多输入逻辑门单元的延时分析会影响着时序弧(timing arc)以及时序路径的选择,进而影响着时序的收敛,为此分别探究了在OCV、AOCV以及SOCV中基于模块分析(GBA)与基于路径分析(PBA)两种不同分析方式给时序分析带来的影响,并加以验证。验证发现OCV相对于最好-最坏(BC-WC)这种传统的时序分析模式更能全面地模拟工艺偏差带来的时序影响,AOCV考虑到实际中derate值随着路径深度而变化,得到布线(route)阶段的TNS(total negative slack)值相对于OCV优化了大约15.1%。16nm中的SOCV模式则更能精确的模拟片上偏差的随机变化,布线阶段的TNS值相对于AOCV优化了大约40.2%,工具运行时间(runtime)也相应减少了大约7.4%,从而实现了时序的快速收敛,验证了SOCV是当前16nm工艺下芯片设计中最为理想的时序分析模式。对于多输入逻辑门单元的分析,验证发现叁种模式中,PBA相对于GBA的分析结果更为精确,runtime却相对较长,使得PBA一般只在签核阶段(sign-off)才使用,以保证最终流片前的时序更精确,而GBA主要在设计前期使用,以此来缩短时序分析的周期。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
时序收敛论文参考文献
[1].陈杰,刘勇.静态时序工具在DDRMemory接口时序收敛和后仿真中的应用[J].集成电路应用.2019
[2].王旭.基于Innovus不同分析模式下时序收敛的研究[D].西安电子科技大学.2018
[3].刘慧君,谢亮,金湘亮.一种实现时序快速有效收敛的时钟树综合方案[J].微电子学.2017
[4].刘毅.考虑物理布局布线约束的快速时序收敛[J].中国集成电路.2016
[5].祝雪菲,张万荣,万培元,林平分,王成龙.一种有效实现IC时序收敛的方法[J].微电子学.2015
[6].钱鹏.FPGA时序收敛分析及仿真[D].中国科学院研究生院（光电技术研究所）.2015
[7].裘武龙,于忠臣.基于MCMM技术快速实现IC时序收敛[J].中国集成电路.2014
[8].郑天华,梁利平.一种深亚微米复杂芯片物理设计的时序收敛方法[J].微电子学与计算机.2013
[9].刘杨,谢亮,聂拓,王龙生,金湘亮.一种数模混合芯片中数字电路的时序收敛方案[J].固体电子学研究与进展.2013
[10].杨松芳,杨兆青,张勇.SoC逻辑综合阶段的时序收敛方法[J].无线电通信技术.2013