屏蔽栅极沟槽半导体装置论文和设计

全文摘要

本实用新型专利提供一种屏蔽栅极沟槽半导体装置，所述屏蔽栅极沟槽半导体装置，包括：一半导体本体；一外延层，形成于所述半导体本体上；至少一沟槽结构，形成于所述外延层上，通过所述沟槽结构，所述沟槽结构容纳至少一个栅极多晶硅层；其中所述沟槽结构包括一屏蔽多晶硅层和一多晶硅氧化层；一基体接触区，形成于所述外延层上；一基体，形成于所述基体接触区上；一源极接触区及一基体接触窗，分别形成于所述基体上；一源极，形成于所述基体上；一源极金属层，形成于所述源极接触区上；其中所述栅极多晶硅层与所述源极金属层之间具有一硼磷硅玻璃氧化层。

主设计要求

1.一种屏蔽栅极沟槽半导体装置，其特征在于，包括：一半导体本体；一外延层，形成于所述半导体本体上；至少一沟槽结构，形成于所述外延层上，通过所述沟槽结构，所述沟槽结构容纳至少一个栅极多晶硅层；其中所述沟槽结构包括一屏蔽多晶硅层和一多晶硅氧化层；一基体接触区，形成于所述外延层上；一基体，形成于所述基体接触区上；一源极接触区及一基体接触窗，分别形成于所述基体上；一源极，形成于所述基体上；以及一源极金属层，形成于所述源极接触区上；其中所述栅极多晶硅层与所述源极金属层之间具有一硼磷硅玻璃氧化层。

设计方案

1.一种屏蔽栅极沟槽半导体装置，其特征在于，包括：

一半导体本体；

一外延层，形成于所述半导体本体上；

至少一沟槽结构，形成于所述外延层上，通过所述沟槽结构，所述沟槽结构容纳至少一个栅极多晶硅层；其中所述沟槽结构包括一屏蔽多晶硅层和一多晶硅氧化层；

一基体接触区，形成于所述外延层上；

一基体，形成于所述基体接触区上；

一源极接触区及一基体接触窗，分别形成于所述基体上；

一源极，形成于所述基体上；以及

一源极金属层，形成于所述源极接触区上；

其中所述栅极多晶硅层与所述源极金属层之间具有一硼磷硅玻璃氧化层。

2.如权利要求1所述的屏蔽栅极沟槽半导体装置，其特征在于，更包括将一栅极多晶硅拾取器设置在一主动区的外部边缘时，且具有松散的间距尺寸，可降低寄生输出与输入的电容值。

3.如权利要求2所述的屏蔽栅极沟槽半导体装置，其特征在于，所述栅极多晶硅拾取器可设置在一主动区的边缘或一主动区的中间区域。

4.如权利要求2所述的屏蔽栅极沟槽半导体装置，其特征在于，将所述栅极多晶硅拾取器和一屏蔽多晶硅拾取器两者设置在一终端区边缘的外部。

5.如权利要求2所述的屏蔽栅极沟槽半导体装置，其特征在于，在栅极多晶硅拾取器区域上的所述屏蔽多晶硅层和所述栅极多晶硅层之间的空隙大于0.1um。

6.如权利要求2所述的屏蔽栅极沟槽半导体装置，其特征在于，在栅极多晶硅拾取器区域上的所述栅极多晶硅层到一栅极沟槽侧壁之间间隙的大小，是由所述多晶硅氧化层边缘到栅极沟槽的间距所决定；当器件的击穿电压小于或等于30伏特时，其中所述的间隙为0.1um；当器件的击穿电压大于30伏特时，其中所述的间隙为0.2um-0.6um。

7.如权利要求1所述的屏蔽栅极沟槽半导体装置，其特征在于，将所述屏蔽多晶硅层设置在一终端区的沟槽或一主动区的外部边缘或一主动区的中间区域。

8.如权利要求4所述的屏蔽栅极沟槽半导体装置，其特征在于，位于中间所述屏蔽多晶硅拾取器包括栅极多晶硅层连接横跨所述屏蔽多晶硅层拾取器区域的一部份，因此多个屏蔽多晶硅拾取器设置在两个栅极多晶硅拾取器之间，进而降低所述屏蔽多晶硅层的电阻。

9.如权利要求1所述的屏蔽栅极沟槽半导体装置，其特征在于，所述屏蔽多晶硅层到达硅表面，并环绕着一边缘的终端区。

10.如权利要求1所述的屏蔽栅极沟槽半导体装置，其特征在于，更包括一终端区沟槽宽度可以相同或不同于所述屏蔽栅极沟槽半导体装置中的主动区的沟槽宽度。

设计说明书

技术领域

本实用新型专利涉及半导体器件，特别是涉及一种屏蔽栅极沟槽半导体装置。

背景技术

当今许多电子电路设计对器件性能参数有严格要求，例如开关性能和导通电阻。功率MOS器件通常用于这种电路中。屏蔽栅极沟槽金属氧化物半导体场效应晶体管(MOSFETs)是一种功率MOS器件，具有良好的高频开关性能和低导通电阻。用于屏蔽栅极MOSFET的现有制造技术通常是复杂且昂贵的，其相关先前技术如美国专利6891223、US2016\/0064546A1、US9252265B2、US2004\/0016963A1、US6936890B2、US8487372B1、US8772865B2。

金属氧化物场效应晶体管(MOSFET)器件用于许多功率开关应用，例如dc-dc转换器。在典型的MOSFET中，栅电极通过施加适当的栅极电压来提供导通和关断控制。举例来说，在n型增强型MOSFET中，栅极上施加正电压超过固有阈值电压，在p型体区中形成导电n型反型层(即，沟道区)时，反型层将n型源区连接到n型漏区，并允许这些区之间的多数载流子传导，发生导通。

存在一类MOSFET器件，其中栅电极形成在沟槽中，该沟槽从诸如硅的半导体材料的主表面向下延伸。这类器件中的电流主要是垂直的，因此器件单元可以更密集地封装。在所有其他条件相同的情况下，这会增加电流承载能力并降低器件的导通电阻。

在某些应用中，高频开关特性是重要的，并且已经使用某些设计技术来减小电容效应，从而改善开关性能。举例来说，先前已知在沟槽MOSFET器件中在栅电极下方引入附加电极并将该附加电极连接到源电极或另一偏置源。该附加电极通常被称为“屏蔽电极”，并且用于减小栅极-漏极电容。先前已在平面MOSFET器件中使用屏蔽电极。

尽管屏蔽电极改善了器件性能，但仍然存在将它们与其他器件结构更有效地集成的挑战。这些挑战包括避免额外的掩模步骤，解决非平面形貌，以及避免过度消耗芯片面积。除此之外，这些挑战会影响成本和可制造性。另外，为版图设计更优化，更可靠性能的屏蔽电极的装置提供了机会。

因此，需要有效地将屏蔽电极结构与其他器件结构集成，并提供更优化和可靠的性能。

发明内容

为了解决上述技术问题，本实用新型专利的目的在于，提供一种屏蔽栅极沟槽半导体装置，包括：一半导体本体；一外延层，形成于所述半导体本体上；至少一沟槽结构，形成于所述外延层上，通过所述沟槽结构，所述沟槽结构容纳至少一个栅极多晶硅层；其中所述沟槽结构包括一屏蔽多晶硅层和一多晶硅氧化层；一基体接触区，形成于所述外延层上；一基体，形成于所述基体接触区上；一源极接触区及一基体接触窗，分别形成于所述基体上；一源极，形成于所述基体上；一源极金属层，形成于所述源极接触区上；其中所述栅极多晶硅层与所述源极金属层之间具有一硼磷硅玻璃氧化层。

本实用新型专利的目的及解决其技术问题是采用以下技术方案来实现的。

在本实用新型专利的一实施例中，更包括将一栅极多晶硅拾取器设置在一主动区的外部边缘时，且具有松散的间距尺寸，可降低寄生输出与输入的电容值。

在本实用新型专利的一实施例中，所述栅极多晶硅拾取器可设置在一主动区的边缘或一主动区的中间区域。

在本实用新型专利的一实施例中，将所述栅极多晶硅拾取器和一屏蔽多晶硅拾取器两者设置在一终端区边缘的外部。

在本实用新型专利的一实施例中，在栅极多晶硅拾取器区域上的所述屏蔽多晶硅层和所述栅极多晶硅层之间的空隙大于0.1um。

在本实用新型专利的一实施例中，在栅极多晶硅拾取器区域上的所述栅极多晶硅层到一栅极沟槽侧壁之间间隙的大小，是由所述多晶硅氧化层边缘到栅极沟槽的间距所决定；当器件的击穿电压小于或等于30伏特时，其中所述间隙为0.1um；当器件的击穿电压大于30伏特时，其中所述间隙为0.2um-0.6um。

在本实用新型专利的一实施例中，将所述屏蔽多晶硅层设置在一终端区的沟槽或一主动区的外部边缘或一主动区的中间区域。

在本实用新型专利的一实施例中，位于中间所述屏蔽多晶硅拾取器包括栅极多晶硅层连接横跨所述屏蔽多晶硅层拾取器区域的一部份，因此多个屏蔽多晶硅拾取器设置在两个栅极多晶硅拾取器之间，进而降低所述屏蔽多晶硅层的电阻。

在本实用新型专利的一实施例中，更包括一终端区沟槽宽度可以相同或不同于所述屏蔽栅极沟槽半导体装置中的主动区沟槽宽度。

在本实用新型专利的一实施例中，所述屏蔽多晶硅层顶端的硅表面，环绕着一终端区的边缘。

本实用新型专利可以降低栅极多晶硅电阻与屏蔽多晶硅电阻，且不必增加在金属氧化物半导体场效应晶体管中的输出电容，适用于低电压器件，如小于30伏特的MOSFET器件，或中等电压器件，如40伏特～250伏特之间的MOSFET器件。

附图说明

图1a为本实用新型专利一实施例的屏蔽栅极沟槽场效应晶体管横截面示意图。

图1b为本实用新型专利一实施例的应用于直流电压转换直流电压变流器电路示意图。

图2为本实用新型专利一实施例的具有金属层的顶视图。

图3为本实用新型专利一实施例的具有沟槽和接触点的顶视图。

图4为本实用新型专利一实施例的具有沟槽和接触点和屏蔽多晶硅层和多晶硅氧化层的顶视图。

图5为本实用新型专利一实施例的具有屏蔽多晶硅拾取器位于主动区的中间区域示意图。

图6a为本实用新型专利一实施例的具有沟槽和屏蔽多晶硅拾取器和接触点的顶视图。

图6b为本实用新型专利另一实施例的具有沟槽和屏蔽多晶硅拾取器和接触点的顶视图。

图7a为本实用新型专利一实施例的具有栅极多晶硅层和屏蔽多晶硅拾取器的顶视图。

图7b为本实用新型专利另一实施例的具有栅极多晶硅拾取器和屏蔽多晶硅拾取器的顶视图。

图8为本实用新型专利一实施例的具有间隙d1及间隙d2的示意图。

具体实施方式

以下各实施例的说明是参考附加的图式，用以例示本实用新型专利可用以实施的特定实施例。本实用新型专利所提到的方向用语，例如「上」、「下」、「前」、「后」、「左」、「右」、「内」、「外」、「侧面」等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本实用新型专利，而非用以限制本实用新型专利。

附图和说明被认为在本质上是示出性的，而不是限制性的。在图中，结构相似的单元是以相同标号表示。另外，为了理解和便于描述，附图中示出的每个组件的尺寸和厚度是任意示出的，但是本实用新型专利不限于此。

以下揭示内容提供许多不同实施例或实例，以便实施所提供目标之特征。下文描述组件、材料、值、步骤、排列或类似者之特定实例以简化本揭露。当然，此些实例仅为示例且并不意欲为限制性。涵盖其他组件、材料、值、步骤、排列或类似者。举例而言，以下描述中在第二特征上方或第二特征上形成第一特征可包括以直接接触形成第一特征及第二特征的实施例，且亦可包括可在第一特征与第二特征之间形成额外特征以使得第一特征与第二特征可不处于直接接触的实施例。另外，本揭露可在各实例中重复组件符号及\/或字母。此重复系出于简明性及清晰之目的，且本身并不指示所论述之各实施例及\/或配置之间的关系。

进一步地，为了便于描述，本文可使用空间相对性术语，诸如「在......之下」、「在......下方」、「下部」、「在......上方」、「上部」及类似术语，来描述诸图中所图标一个组件或特征与另一组件(或多个组件)或特征(或多个特征)之关系。除了诸图所描绘之定向外，空间相对性术语意欲包含使用或操作中装置之不同定向。设备可经其他方式定向(旋转90度或处于其他定向)且因此可同样解读本文所使用之空间相对性描述词。

为更进一步阐述本实用新型专利为达成预定发明目的所采取的技术手段及功效，以下结合附图及具体的实施例，对依据本实用新型专利提出的一种屏蔽栅极沟槽半导体装置，其具体实施方式、结构、特征及其功效，详细说明如后。

图1a为本实用新型专利一实施例的屏蔽栅极沟槽场效应晶体管横截面示意图，请参考图1a，在本实用新型专利的一实施例中，一种屏蔽栅极沟槽半导体装置10，包括：一半导体本体100；一外延层110，形成于所述半导体本体100上；至少一沟槽结构120，形成于所述外延层110上，通过所述沟槽结构120，所述沟槽结构120容纳至少一个栅极多晶硅层130；其中所述沟槽结构120包括一屏蔽多晶硅层140和一多晶硅氧化层150；一基体接触区160，形成于所述外延层110上；一基体170，形成于所述基体接触区160上；一源极接触区180及一基体接触窗182，分别形成于所述基体170上；一源极184，形成于所述基体170上；一源极金属层186，形成于所述源极接触区180上；其中所述栅极多晶硅层130与所述源极金属层186之间具有一硼磷硅玻璃氧化层190。

图1b为本实用新型专利一实施例的应用于直流电压转换直流电压变流器电路示意图，请参考图1a及图1b，在本实用新型专利的一实施例中，一种直流电压转换直流电压变流器电路20，包括：一第一开关T10，所述第一开关T10的一控制端101a电极接收一讯号，所述第一开关T10的一第一端101b电极耦接一输入电压Vin，所述第一开关T10的一第二端101c电极耦接一第一节点P1(n)；一第二开关T20，所述第二开关T20的一控制端201a电极接收一讯号，所述第二开关T20的一第一端201b电极耦接所述第一节点P1(n)，所述第二开关T20的一第二端201c电极接地；一电感310，所述电感310一端电极耦接所述第一节点P1(n)，另一端电极耦接一输出电压Vout；一电容320，所述电容320一端电极接地，另一端电极耦接所述输出电压Vout；其中所述第一开关T10及所述第二开关T20采用本实用新型专利的屏蔽栅极沟槽半导体装置10结构，因此需要降低栅极电阻和屏蔽多晶硅电阻来适应高频率、高效率交换器的应用。

图2为本实用新型专利一实施例的具有金属层的顶视图、图3为本实用新型专利一实施例的具有沟槽和接触点的顶视图、图4为本实用新型专利一实施例的具有沟槽和接触点和屏蔽多晶硅层和多晶硅氧化层的顶视图、图5为本实用新型专利一实施例的具有屏蔽多晶硅拾取器位于主动区的中间区域示意图、图6a为本实用新型专利一实施例的具有沟槽和屏蔽多晶硅拾取器和接触点的顶视图及图6b为本实用新型专利另一实施例的具有沟槽和屏蔽多晶硅拾取器和接触点的顶视图。请参考图1a及图2，在本实用新型专利的一实施例中，一种金属层的布局，包括：一源极金属层186及一栅极金属层188；所述栅极金属层188环绕着所述源极金属层186。

请参考图1a、图2及图3，在本实用新型专利的一实施例中，一种沟槽和接触点的布局，包括：一源极184接触源极金属层186的接触区域210、一屏蔽多晶硅层140接触源极金属层186的接触区域220、一栅极多晶硅层130接触栅极金属层188的接触区域230、一垂直方向的沟槽运用栅极多晶硅层130来连接平行方向的沟槽区域240。

请参考图1a、图2、图3及图4，在本实用新型专利的一实施例中，一种沟槽和接触点和屏蔽多晶硅层和多晶硅氧化层的布局，包括：一源极184接触源极金属层186的接触区域210、一屏蔽多晶硅层140接触源极金属层186的接触区域220、一栅极多晶硅层130接触栅极金属层188的接触区域230。

请参考图1a、图2、图3、图4及图5，在本实用新型专利的一实施例中，一种具有屏蔽多晶硅拾取器位于主动区的中间区域的布局，包括：一屏蔽多晶硅拾取器250及一栅极多晶硅层130；所述栅极多晶硅层130用以连接左边区域及右边区域。

请参考图1a、图2、图3、图4、图5及图6a，在本实用新型专利的一实施例中，一种具有沟槽和屏蔽多晶硅拾取器和接触点的布局，包括：一屏蔽多晶硅拾取器250位于主动区域的外部，其中所述屏蔽多晶硅拾取器250是平行排列。

请参考图1a、图2、图3、图4、图5及图6b，在本实用新型专利的一实施例中，一种具有沟槽和屏蔽多晶硅拾取器和接触点的布局，包括：一屏蔽多晶硅拾取器250位于主动区域的外部，其中所述屏蔽多晶硅拾取器250是垂直主动区域。

图7a为本实用新型专利一实施例的具有栅极多晶硅层和屏蔽多晶硅拾取器的顶视图及图7b为本实用新型专利另一实施例的具有栅极多晶硅拾取器和屏蔽多晶硅拾取器的顶视图。请参考图1a及图7a，在本实用新型专利的一实施例中，一种具有栅极多晶硅层和屏蔽多晶硅拾取器的的布局方式50，包括：一栅极多晶硅层130和一屏蔽多晶硅拾取器250，其中所述栅极多晶硅层130和所述屏蔽多晶硅拾取器250分别平均布局于三线段。

请参考图1a及图7b，在本实用新型专利的一实施例中，一种具有栅极多晶硅拾取器和屏蔽多晶硅拾取器的的布局方式55，包括：一栅极多晶硅拾取器260和一屏蔽多晶硅拾取器250，其中所述栅极多晶硅拾取器260布局于中间线段和所述屏蔽多晶硅拾取器250分别平均布局于左右线段；其中在一种具有栅极多晶硅层和屏蔽多晶硅拾取器的的布局方式50中的栅极电阻值及屏蔽多晶硅电阻值，只有一种具有栅极多晶硅拾取器和屏蔽多晶硅拾取器的的布局方式55的百分之50％。当在栅极多晶硅层拾取器之间插入屏蔽多晶硅拾取器时，布局方式50中的屏蔽多晶硅电阻值是布局方式55中的25％。

图8为本实用新型专利一实施例的具有间隙d1及间隙d2的示意图。请参考图1a及图8，在本实用新型专利的一实施例中，一种从屏蔽多晶硅层140到多晶硅氧化层150的间隙d1大小是由屏蔽多晶硅层140到栅极多晶硅130间隙差距决定。

请参考图1a及图8，在本实用新型专利的一实施例中，一种从栅极沟槽120边缘到多晶硅氧化层150边缘的间隙d2应当做到能承受大于器件的击穿电压值。

在本实用新型专利的一实施例中，更包括将一栅极多晶硅拾取器260设置在一主动区的外部边缘时，且具有松散的间距尺寸，可降低寄生输出与输入的电容值。

在本实用新型专利的一实施例中，所述栅极多晶硅拾取器260可设置在一主动区的边缘或一主动区的中间区域。

在本实用新型专利的一实施例中，将所述栅极多晶硅拾取器260和一屏蔽多晶硅拾取器250两者设置在一终端区边缘的外部。

在本实用新型专利的一实施例中，在栅极多晶硅拾取器260区域上的所述屏蔽多晶硅层140和所述栅极多晶硅层130之间的空隙大于0.1um。

在本实用新型专利的一实施例中，在栅极多晶硅拾取器260区域上的所述栅极多晶硅层130到一栅极沟槽120侧壁之间间隙的大小，是由所述多晶硅氧化层150边缘到栅极沟槽120的间距所决定；当击穿电压为小于或等于30伏特的MOSFET器件时，其中所述的间隙为0.1um；当击穿电压大于30伏特的MOSFET器件时，其中所述的间隙为0.2um-0.6um。

在本实用新型专利的一实施例中，将所述屏蔽多晶硅层140设置在一终端区的沟槽或一主动区的外部边缘或一主动区的中间区域。

在本实用新型专利的一实施例中，位于中间所述屏蔽多晶硅拾取器250包括栅极多晶硅层130连接横跨所述屏蔽多晶硅层拾取器250区域的一部份，因此多个屏蔽多晶硅拾取器250设置在两个栅极多晶硅拾取器260之间，进而降低所述屏蔽多晶硅层140的电阻。

在本实用新型专利的一实施例中，所述屏蔽栅极沟槽半导体装置10可适用于高频交换器的应用。

在本实用新型专利的一实施例中，所述屏蔽栅极沟槽半导体装置10可适用低压MOSFET器件，其击穿电压小于30伏特，或中等电压的MOSFET器件，其击穿电压为40伏特～250伏特之间。

在本实用新型专利的一实施例中，所述屏蔽栅极沟槽半导体装置10可适用于较低频交换器的应用，只需要较少的所述屏蔽多晶硅拾取器250和所述栅极多晶硅拾取器260。

在本实用新型专利的一实施例中，所述屏蔽多晶硅层140到达硅表面，并环绕着一边缘的终端区。

在本实用新型专利的一实施例中，在终端区沟槽的边缘有厚氧化物层，适用于高电压等级的器件。

在本实用新型专利的一实施例中，在终端区沟槽的主动区有薄氧化物层，如栅极氧化物层。

在本实用新型专利的一实施例中，在终端区沟槽的主动区厚氧化物层，可影响终端单元中的电荷平衡。

在本实用新型专利的一实施例中，所述屏蔽栅极沟槽半导体装置10可适用N型的半导体装置，也可适用于P型的半导体装置。

在本实用新型专利的一实施例中，更包括一终端区沟槽宽度可以相同或不同于所述屏蔽栅极沟槽半导体装置10中的主动区的沟槽宽度。

本实用新型专利可以降低栅极多晶硅电阻与屏蔽多晶硅电阻，且不必增加在金属氧化物半导体场效应晶体管中的输出电容，适用于低压的MOSFET器件，如30伏特的器件，或中等电压的MOSFET器件，如40伏特～250伏特之间的MOSFET器件。

“在一些实施例中”及“在各种实施例中”等用语被重复地使用。所述用语通常不是指相同的实施例；但它也可以是指相同的实施例。“包含”、“具有”及“包括”等用词是同义词，除非其前后文意显示出其它意思。

以上所述，仅是本实用新型专利的实施例，并非对本实用新型专利作任何形式上的限制，虽然本实用新型专利已以具体的实施例揭露如上，然而并非用以限定本实用新型专利，任何熟悉本专业的技术人员，在不脱离本实用新型专利技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本实用新型专利技术方案的内容，依据本实用新型专利的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本实用新型专利技术方案的范围内。

设计图

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