导读:本文包含了并行计数器论文开题报告文献综述、选题提纲参考文献及外文文献翻译，主要关键词:折迭,计数器,内建,测试,数学模型,向量,定时器。
并行计数器论文文献综述
徐晓宇,李克俭,蔡启仲,潘绍明,余玲[1]（2016）在《基于FPGA的PLC并行执行定时器/计数器的设计》一文中研究指出针对ARM+FPGA构建的PLC系统,分析PLC对定时器/计数器的功能需求,设计了可以并行执行的定时器/计数器,构建的定时器/计数器共用一个端口读写控制器与FPGA中央控制器进行数据通信,定时器/计数器内部工作是相互独立的,能够并行的工作,并通过使用地址映射存储器使得定时器/计数器的指令执行更加高效;对中央控制器与定时器/计数器的通信时序和通信格式进行了设计,方便了中央控制器对定时器/计数器的控制与测试;通过仿真测试,该定时器/计数器能够满足PLC定时器/计数器的基本功能,并且达到了稳定的定时/计数的设计要求。(本文来源于《计算机测量与控制》期刊2016年01期）
易茂祥,余成林,方祥圣,黄正峰,欧阳一鸣[2]（2015）在《并行折迭计数器状态向量选择生成》一文中研究指出测试模式生成对集成电路内建自测试(built-in self-test,BIST)的效率具有重要影响.现有的并行折迭计数器(parallel folding counter,PFC)只能实现状态向量(state vector,SV)的顺序折迭计算,导致大量冗余模式产生而限制了其在BIST中的应用.提出一种支持状态向量选择生成的并行折迭计数器,采用固定的初始翻转控制向量(flip control vector,FCV),建立折迭距离与翻转控制向量的内在逻辑关系.通过位替换控制逻辑对折迭距离(folding distance,FD)的译码输出,控制折迭距离最低位对初始翻转控制向量的位替换,产生翻转控制向量;然后与种子向量执行"异或"运算,生成选择的状态向量,其中位替换控制电路可以进行逐级递推设计。理论分析与实验结果表明,与现有方案比较,建议的折迭计数器可以实现n位种子对应的n+1个状态向量的选择生成,显着降低BIST确定性测试生成时间,而硬件开销与现有的并行折迭计数器相当.(本文来源于《计算机研究与发展》期刊2015年11期）
李扬,梁华国,蒋翠云,常郝,易茂祥[3]（2014）在《选择序列的并行折迭计数器》一文中研究指出为了减少测试应用时间并保证高测试数据压缩率,提出一种选择序列的并行折迭计数器。在分析并行折迭计算理论的基础上,通过记录表示折迭索引的组序号和组内序号生成选择状态的测试序列,避免了无用和冗余的测试序列的生成。ISCAS标准电路的实验结果表明,该方案的平均测试数据压缩率为94.48%,平均测试应用时间为类似方案的15.31%。(本文来源于《计算机应用》期刊2014年01期）
张炜,李克俭,蔡启仲,周曙光[4]（2013）在《基于FPGA的PLC并行计数器的设计》一文中研究指出构建了一种采用ARM与FPGA协同并行工作实现计数功能的PLC控制系统;设计了ARM-FPGA系统的通信方式与协议,实现了ARM与FPGA之间快速高效的通信;由于PLC内部包含了数量较多的计数器,因此在FPGA中采用串行方式与并行方式相结合的方法实现PLC计数功能,经过分析与测试可知,该设计方法不仅可以保证计数器的最高计数频率可达到97.6kHz,即完成256个计数器操作仅需10.24μs的时间周期,还能提高系统工作效率与减少硬件资源耗用;通过对FPGA内部功能模块的仿真测试与ARM-FPGA系统联合测试,验证了ARM-FPGA系统可以初步实现PLC的预期功能,其中FPGA可以稳定高速地实现计数功能。(本文来源于《计算机测量与控制》期刊2013年04期）
梁华国,李鑫,陈田,王伟,易茂祥[5]（2012）在《并行折迭计数器的BIST方案》一文中研究指出本文提出了一种新的基于初始状态的并行折迭计数结构,并给出了建议的多扫描链的BIST方案.与国际上同类方法相比,该方案需要更少的测试数据存储容量、更短的测试应用时间,其平均测试应用时间是同类方案的0.265%,并且能很好地适用于传统的EDA设计流程.(本文来源于《电子学报》期刊2012年05期）
李松坤,梁华国,吴义成,易茂祥[6]（2010）在《一种并行输出的折迭计数器方案》一文中研究指出提出了一种并行输出的折迭计数器方案,这一方案是针对于折迭计数器结构做出的一种改进.折迭计数器作为一种测试模式生成器取得了很高的测试数据压缩率,但由于其每个时钟周期只产生一位测试数据,故只能应用于单扫描链结构,这样就会导致测试时间过长.建议方案通过改进折迭计数器结构使其实现并行输出,这一改进既能保持折迭计数器高测试数据压缩率的优势,又能最大限度地降低测试应用时间,同时对应的解压结构简单规则.(本文来源于《第六届中国测试学术会议论文集》期刊2010-07-24）
李松坤,梁华国,吴义成,易茂祥[7]（2010）在《一种并行输出的折迭计数器方案》一文中研究指出提出了一种并行输出的折迭计数器方案.折迭计数器作为一种测试模式生成器取得了很高的测试数据压缩率,但由于其每个时钟周期只产生一位测试数据,故只能应用于单扫描链结构,这样就会导致测试时间过长.建议方案通过改进折迭计数器结构使其实现并行输出,这一改进既能保持折迭计数器高测试数据压缩率的优势,又能最大限度地降低测试应用时间,同时对应的解压结构简单规则.(本文来源于《计算机研究与发展》期刊2010年S1期）
洪炳镕,王亚夫[8]（1987）在《并行计数器ROM及其在多输入并行加法网络中的应用》一文中研究指出随着集成电路的飞跃发展,有可能用记忆元件来实现运算电路,本文提出利用ROM(Read only Memory)实现运算电路的一种方法。首先,提出各种并行计数器ROM的数学模型,其次,提出利用这种并行计数器ROM作为基本单元的多输入并行加法网络的构成算法,最后,对影响速度的因素进行讨论。 本文提出的多输入并行加法网络不但具有对于任何权(Weight)的输入信号直接进行高速处理的特点,而且,还具有结构非常简单、容易实现计算机辅助设计(CAD)的优点。因此,这种电路非常适合于高速乘法器、高速乘加器、高速卷积处理器,以及高速数字滤波器等信息处理用运算电路。(本文来源于《计算机学报》期刊1987年01期）
洪炳镕,玉继德,王亚夫[9]（1985）在《并行计数器ROM的数学模型》一文中研究指出过去在计算机系统中,对同一权或不同权的加法运算都是采用计数器或全加器电路来实现的。这些电路对负权不能直接处理。本文则提出了不采用传统的计数器或全加器,而采用ROM(Read Only Memory)来实现各种加法运算的一种新方案。在本文中提出的叁种计数器ROM的数学模型对今后全ROM化运算电路的开发具有重大意义。(本文来源于《哈尔滨工业大学学报》期刊1985年03期）
并行计数器论文开题报告
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
测试模式生成对集成电路内建自测试(built-in self-test,BIST)的效率具有重要影响.现有的并行折迭计数器(parallel folding counter,PFC)只能实现状态向量(state vector,SV)的顺序折迭计算,导致大量冗余模式产生而限制了其在BIST中的应用.提出一种支持状态向量选择生成的并行折迭计数器,采用固定的初始翻转控制向量(flip control vector,FCV),建立折迭距离与翻转控制向量的内在逻辑关系.通过位替换控制逻辑对折迭距离(folding distance,FD)的译码输出,控制折迭距离最低位对初始翻转控制向量的位替换,产生翻转控制向量;然后与种子向量执行"异或"运算,生成选择的状态向量,其中位替换控制电路可以进行逐级递推设计。理论分析与实验结果表明,与现有方案比较,建议的折迭计数器可以实现n位种子对应的n+1个状态向量的选择生成,显着降低BIST确定性测试生成时间,而硬件开销与现有的并行折迭计数器相当.
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
并行计数器论文参考文献
[1].徐晓宇,李克俭,蔡启仲,潘绍明,余玲.基于FPGA的PLC并行执行定时器/计数器的设计[J].计算机测量与控制.2016
[2].易茂祥,余成林,方祥圣,黄正峰,欧阳一鸣.并行折迭计数器状态向量选择生成[J].计算机研究与发展.2015
[3].李扬,梁华国,蒋翠云,常郝,易茂祥.选择序列的并行折迭计数器[J].计算机应用.2014
[4].张炜,李克俭,蔡启仲,周曙光.基于FPGA的PLC并行计数器的设计[J].计算机测量与控制.2013
[5].梁华国,李鑫,陈田,王伟,易茂祥.并行折迭计数器的BIST方案[J].电子学报.2012
[6].李松坤,梁华国,吴义成,易茂祥.一种并行输出的折迭计数器方案[C].第六届中国测试学术会议论文集.2010
[7].李松坤,梁华国,吴义成,易茂祥.一种并行输出的折迭计数器方案[J].计算机研究与发展.2010
[8].洪炳镕,王亚夫.并行计数器ROM及其在多输入并行加法网络中的应用[J].计算机学报.1987
[9].洪炳镕,玉继德,王亚夫.并行计数器ROM的数学模型[J].哈尔滨工业大学学报.1985
论文知识图
