全文摘要
本实用新型公开了一种DDR3内存的电源电路，包括电源模块、第一NMOS管QP701、第二NMOS管QP702、电感LP702、外接电源、电感LP701、电阻RP709、电阻RP712以及反馈电路，其中，所述电源模块具有上门控制端、下门控制端以及反馈端。本实用新型通过设置第一NMOS管QP701、第二NMOS管QP702以及反馈电路，可以获取适用于DDR3内存的电源，通用性好，而且电压稳定，保证了DDR3内存的正常工作。
主设计要求
1.一种DDR3内存的电源电路，其特征在于，其包括电源模块、第一NMOS管QP701、第二NMOS管QP702、电感LP702、外接电源、电感LP701、电阻RP709、电阻RP712以及反馈电路，其中，所述电源模块具有上门控制端、下门控制端以及反馈端，所述第一NMOS管QP701的漏极通过电感LP701连接至外接电源，所述第一NMOS管QP701的栅极通过电阻RP709连接至所述上门控制端，所述第一NMOS管QP701的源极通过电感LP702连接至电源输出端，所述电源输出端为DDR3内存供电；所述第二NMOS管QP702的漏极也通过电感LP702连接至电源输出端，所述第二NMOS管QP702的栅极通过电阻RP712连接至所述下门控制端，所述第二NMOS管QP702的源极接地；所述反馈电路的输入端连接至所述电感LP702和电源输出端之间，所述反馈电路的输出端连接至反馈端。
设计方案
1.一种DDR3内存的电源电路，其特征在于，其包括电源模块、第一NMOS管QP701、第二NMOS管QP702、电感LP702、外接电源、电感LP701、电阻RP709、电阻RP712以及反馈电路，其中，所述电源模块具有上门控制端、下门控制端以及反馈端，所述第一NMOS管QP701的漏极通过电感LP701连接至外接电源，所述第一NMOS管QP701的栅极通过电阻RP709连接至所述上门控制端，所述第一NMOS管QP701的源极通过电感LP702连接至电源输出端，所述电源输出端为DDR3内存供电；所述第二NMOS管QP702的漏极也通过电感LP702连接至电源输出端，所述第二NMOS管QP702的栅极通过电阻RP712连接至所述下门控制端，所述第二NMOS管QP702的源极接地；所述反馈电路的输入端连接至所述电感LP702和电源输出端之间，所述反馈电路的输出端连接至反馈端。
2.如权利要求1所述的DDR3内存的电源电路，其特征在于，所述电源模块为芯片UP1542SSU8。
3.如权利要求1或2所述的DDR3内存的电源电路，其特征在于，所述电源模块还包括电源端，所述电源电路还包括辅助电源、电阻RP707和电容CP704，所述辅助电源通过电阻RP707连接至电源端，所述电容CP704的一端连接至电阻RP707和电源端之间，另一端接地。
4.如权利要求1或2所述的DDR3内存的电源电路，其特征在于，所述电源模块还包括使能端，所述电源电路还包括电阻RP702、电容CP702和电容CP703，所述电容CP702的一端连接至所述使能端，所述电容CP702的另一端接地；所述电阻RP702和电容CP703串联后的一端连接至所述使能端，串联后的另一端接地。
5.如权利要求1或2所述的DDR3内存的电源电路，其特征在于，所述电源模块还包括BOOT端和相位端，所述电源电路还包括电阻RP708和电容CP705，所述电阻RP708和电容CP705串联后的两端分别连接至BOOT端和相位端，所述相位端还通过电感LP702连接至电源输出端。
6.如权利要求1所述的DDR3内存的电源电路，其特征在于，所述电源电路还包括输入滤波电路，所述输入滤波电路包括电容CP707、电容CP701和电容CEP701，所述电容CP707、电容CP701和电容CEP701并联，并联后的一端连接至电感LP701和第一NMOS管QP701的漏极之间，并联后的另一端接地。
7.如权利要求1所述的DDR3内存的电源电路，其特征在于，所述电源电路还包括输出滤波电路，所述输出滤波电路包括电容CEP703和电容CEP704，所述电容CEP703和电容CEP704并联，并联后的一端连接至电感LP702和电源输出端之间，并联后的另一端接地。
8.如权利要求1所述的DDR3内存的电源电路，其特征在于，所述电源电路还包括RC吸收电路，所述RC吸收电路包括电阻RP701和电容CP706，所述电阻RP701和电容CP706串联后的一端连接至电感LP702、第一NMOS管QP701的源极和第二NMOS管QP702的漏极之间，串联后的另一端接地。
9.如权利要求1所述的DDR3内存的电源电路，其特征在于，所述反馈电路包括电阻RP704、电阻RP706和电容CP708，所述电阻RP706的一端连接至电感LP702和电源输出端之间，所述电阻RP706的另一端连接至反馈端；所述电阻RP704的一端连接至电阻RP706和反馈端之间，所述电阻RP704的另一端接地，所述电容CP708与电阻RP706并联。
10.如权利要求1所述的DDR3内存的电源电路，其特征在于，所述电源电路还包括瞬间电源抑制电路，所述电源输出端通过所述瞬间电源抑制电路为DDR3内存供电。
设计说明书
技术领域
本实用新型涉及电源电路技术领域，尤其涉及一种DDR3内存的电源电路。
背景技术
DDR3内存和DDR4内存均为高速CMOS动态随即访问(SDRAM)的内存，DDR3、4内存已经成熟，速度数倍于DDR2内存。现有的DDR3内存和DDR4内存之间的供电电压不同，因此二者均需要专门的电源进行供电，即电源通用性差。
实用新型内容
为了克服现有技术的不足，本实用新型的目的在于提供一种DDR3内存的电源电路，其对DDR4内存电路作出调整，从而可以为DDR3内存进行供电，通用性好。
本实用新型的目的采用如下技术方案实现：
一种DDR3内存的电源电路，其包括电源模块、第一NMOS管QP701、第二NMOS管QP702、电感LP702、外接电源、电感LP701、电阻RP709、电阻RP712以及反馈电路，其中，所述电源模块具有上门控制端、下门控制端以及反馈端，所述第一NMOS管QP701的漏极通过电感LP701连接至外接电源，所述第一NMOS管QP701的栅极通过电阻RP709连接至所述上门控制端，所述第一NMOS管QP701的源极通过电感LP702连接至电源输出端，所述电源输出端为DDR3内存供电；所述第二NMOS管QP702的漏极也通过电感LP702连接至电源输出端，所述第二NMOS管QP702的栅极通过电阻RP712连接至所述下门控制端，所述第二NMOS管QP702的源极接地；所述反馈电路的输入端连接至所述电感LP702和电源输出端之间，所述反馈电路的输出端连接至反馈端。
优选地，所述电源模块为芯片UP1542SSU8。
优选地，所述电源模块还包括电源端，所述电源电路还包括辅助电源、电阻RP707和电容CP704，所述辅助电源通过电阻RP707连接至电源端，所述电容CP704的一端连接至电阻RP707和电源端之间，另一端接地。
优选地，所述电源模块还包括使能端，所述电源电路还包括电阻RP702、电容CP702和电容CP703，所述电容CP702的一端连接至所述使能端，所述电容CP702的另一端接地；所述电阻RP702和电容CP703串联后的一端连接至所述使能端，串联后的另一端接地。
优选地，所述电源模块还包括BOOT端和相位端，所述电源电路还包括电阻RP708和电容CP705，所述电阻RP708和电容CP705串联后的两端分别连接至BOOT端和相位端，所述相位端还通过电感LP702连接至电源输出端。
优选地，所述电源电路还包括输入滤波电路，所述输入滤波电路包括电容CP707、电容CP701和电容CEP701，所述电容CP707、电容CP701和电容CEP701并联，并联后的一端连接至电感LP701和第一NMOS管QP701的漏极之间，并联后的另一端接地。
优选地，所述电源电路还包括输出滤波电路，所述输出滤波电路包括电容CEP703和电容CEP704，所述电容CEP703和电容CEP704并联，并联后的一端连接至电感LP702和电源输出端之间，并联后的另一端接地。
优选地，所述电源电路还包括RC吸收电路，所述RC吸收电路包括电阻RP701和电容CP706，所述电阻RP701和电容CP706串联后的一端连接至电感LP702、第一NMOS管QP701的源极和第二NMOS管QP702的漏极之间，串联后的另一端接地。
优选地，所述反馈电路包括电阻RP704、电阻RP706和电容CP708，所述电阻RP706的一端连接至电感LP702和电源输出端之间，所述电阻RP706的另一端连接至反馈端；所述电阻RP704的一端连接至电阻RP706和反馈端之间，所述电阻RP704的另一端接地，所述电容CP708与电阻RP706并联。
优选地，所述电源电路还包括瞬间电源抑制电路，所述电源输出端通过所述瞬间电源抑制电路为DDR3内存供电。
相比现有技术，本实用新型的有益效果在于：本实用新型通过设置第一NMOS管QP701、第二NMOS管QP702以及反馈电路，可以获取适用于DDR3内存的电源，通用性好，而且电压稳定，保证了DDR3内存的正常工作。
附图说明
图1为现有DDR3内存的电源电路的原理框图。
具体实施方式
下面，结合附图以及具体实施方式，对本实用新型做进一步描述，需要说明的是，在不相冲突的前提下，以下描述的各实施例之间或各技术特征之间可以任意组合形成新的实施例。
请参照图1所示，一种DDR3内存的电源电路，其包括电源模块、第一NMOS管QP701、第二NMOS管QP702、电感LP702、外接电源、电感LP701、电阻RP709、电阻RP712以及反馈电路，其中，所述电源模块具有上门控制端、下门控制端以及反馈端，所述第一NMOS管QP701的漏极通过电感LP701连接至外接电源，所述第一NMOS管QP701的栅极通过电阻RP709连接至所述上门控制端，所述第一NMOS管QP701的源极通过电感LP702连接至电源输出端，所述电源输出端为DDR3内存供电；所述第二NMOS管QP702的漏极也通过电感LP702连接至电源输出端，所述第二NMOS管QP702的栅极通过电阻RP712连接至所述下门控制端，所述第二NMOS管QP702的源极接地；所述反馈电路的输入端连接至所述电感LP702和电源输出端之间，所述反馈电路的输出端连接至反馈端。
通过设置第一NMOS管QP701、第二NMOS管QP702以及反馈电路，可以获取适用于DDR3内存的电源，通用性好，再配合瞬间电源抑制电路，使得电压稳定，保证了DDR3内存的正常工作，具体请参照工作原理部分。瞬间电源抑制电路可以采用芯片UP0109PSW8实现。
在本实用新型较佳的实施例中，所述电源模块采用芯片UP1542SSU8。
芯片UP1542SSU8的供电电路主要由辅助电源、电阻RP707和电容CP704，所述辅助电源通过电阻RP707连接至芯片UP1542SSU8的电源端(第五管脚，VCC端)，所述电容CP704的一端连接至电阻RP707和电源端之间，另一端接地。辅助电源采用12V直流电源，芯片UP1542SSU8的还用于侦测上电\/复位时序。
芯片UP1542SSU8还具有使能端(第七管脚，COMP\/EN端)，所述电源电路还包括反馈补偿模块，该反馈补偿模块主要由电阻RP702、电容CP702和电容CP703组成，所述电容CP702的一端连接至所述使能端，所述电容CP702的另一端接地；所述电阻RP702和电容CP703串联后的一端连接至所述使能端，串联后的另一端接地。反馈补偿模块可以起到使能作用，当Vcomp小于一定值时(例如：0.4V)，芯片UP1542SSU8停止工作。
芯片UP1542SSU8还具有BOOT端(第一管脚)和相位端(第八管脚，PHASE端)，所述电源电路还包括BOOT模块，BOOT模块主要包括电阻RP708和电容CP705，所述电阻RP708和电容CP705串联后的两端分别连接至BOOT端和相位端，所述相位端还通过电感LP702连接至电源输出端。电容CP705为自举电容，其主要作用在于控制第一NMOS管QP701的开启。
另外，在电源电路中，还包括输入滤波电路和输出滤波电路，其中，输入滤波电路包括电容CP707、电容CP701和电容CEP701，所述电容CP707、电容CP701和电容CEP701并联，并联后的一端连接至电感LP701和第一NMOS管QP701的漏极之间，并联后的另一端接地。输出滤波电路包括电容CEP703和电容CEP704，所述电容CEP703和电容CEP704并联，并联后的一端连接至电感LP702和电源输出端之间，并联后的另一端接地。输入滤波电路(或输出滤波电路)利用电容器的充放电特性，减小纹波，使输入(或输出)的直流电压相对稳定。
电源电路还包括RC吸收电路，所述RC吸收电路包括电阻RP701和电容CP706，所述电阻RP701和电容CP706串联后的一端连接至电感LP702、第一NMOS管QP701的源极和第二NMOS管QP702的漏极之间，串联后的另一端接地。电容CP706为吸收电容，RC吸收电路从两个方面去解决电压尖峰的问题：1、对PHASE端电压等于输入电压时的电感电流分流，这样使得流入L-MOS等效电容的电流大大减小。电容CP706的容值选取较大时，吸收了多余的能量后产生的电压不会太大。这样使得PHASE端的电压尖峰减小；2、电阻RP701起到阻尼作用，将谐振能量以热能消耗掉。即RC吸收电路可以增强phase端的信号完整性、保护第二NMOS管QP702，提高系统可靠性和改善EMI的作用。
优选地，所述反馈电路包括电阻RP704、电阻RP706和电容CP708，所述电阻RP706的一端连接至电感LP702和电源输出端之间，所述电阻RP706的另一端连接至反馈端(芯片UP1542SSU8的第六管家，FB端)；所述电阻RP704的一端连接至电阻RP706和反馈端之间，所述电阻RP704的另一端接地，所述电容CP708与电阻RP706并联。
反馈电路使电源输出端稳定输出在一定范围内，当电源输出端输出的电压高于一定值，此时，反馈电路反馈到芯片UP1542SSU8，芯片UP1542SSU8内部响应使输出变低；当电源输出端输出的电压低于一定值，此时，反馈电路反馈到芯片UP1542SSU8，芯片UP1542SSU8内部响应使用输出变高。
电源输出端输出的电压Vout＝Vref*(1+RP706\/RP704)，Vref为参考电压，使用芯片UP1542SSU8时Vref为0.6V，调整电阻RP706和电阻RP704，则可以得到对应的电源输出端输出的电压，来为DDR3内存供电。当然，还可以将电阻RP706和电阻RP704其中之一设置成电位器，则通过调节电位器，得到对应的电压输出，来为不同的内存芯片供电。
其工作原理为：1、当上门控制端(第二管脚，UGATE端输出高电平，通过电阻RP709使第一NMOS管QP701的栅极为高电平，第一NMOS管QP701导通，外接电源(5V直流电压)通过电感LP701输入到第一NMOS管QP701的漏极，然后通过导通的第一NMOS管QP701到电感LP702而使得电源输出端输出一定值的电压，电感LP702也会开始储存电能，此时，下门控制端(第四管脚，LGATE端)输出的是低电平，第二NMOS管QP702截止；2、当UGATE端输出低电平，第一NMOS管QP701截止，而此时LGATE端输出高电平，通过电阻RP712使第二NMOS管QP702的栅极为高电平，第二NMOS管QP702导通，之前已经储存电能的电感LP702通过导通的第二NMOS管QP702形成回路，从而使得电源输出端输出一定值的电压；3、反馈电路将电源输出端输出一定值的电压稳定在限定的电压下(或者某个范围内)。
上述实施方式仅为本实用新型的优选实施方式，不能以此来限定本实用新型保护的范围，本领域的技术人员在本实用新型的基础上所做的任何非实质性的变化及替换均属于本实用新型所要求保护的范围。
设计图
相关信息详情
申请码:申请号:CN201920287500.6
申请日:2019-03-07
公开号:公开日:国家:CN
国家/省市:94(深圳)
授权编号:CN209312441U
授权时间:20190827
主分类号:G11C 16/30
专利分类号:G11C16/30
范畴分类:40D;
申请人:深圳市智仁科技有限公司
第一申请人:深圳市智仁科技有限公司
申请人地址:518000 广东省深圳市龙华新区观澜街道章阁社区塘前工业园第1栋
发明人:徐朝阳;徐茜
第一发明人:徐朝阳
当前权利人:深圳市智仁科技有限公司
代理人:代春兰
代理机构:44555
代理机构编号:深圳市鼎泰正和知识产权代理事务所(普通合伙) 44555
优先权:关键词:当前状态:审核中
类型名称:外观设计