全文摘要
本公开提出一种沟槽阵列晶体管结构，涉及集成电路制造技术领域。沟槽阵列晶体管结构包括衬底基板、沟槽及栅极氧化层。衬底基板具有有源区，其中，有源区内设置源极和漏极。沟槽位于所述衬底基板内穿过所述有源区，包括底部、侧壁及延伸部，所述延伸部位于所述侧壁上部的靠近所述漏极或所述源极的一侧。栅极氧化层覆盖所述沟槽的所述底部、所述侧壁及所述延伸部。本公开提供的技术方案能够有效改善沟槽阵列晶体管容易产生漏电流问题。
主设计要求
1.一种沟槽阵列晶体管结构，其特征在于，包括：衬底基板具有有源区，其中，所述有源区内设置源极和漏极；沟槽，位于所述衬底基板内穿过所述有源区，包括底部、侧壁及延伸部，所述延伸部位于所述侧壁上部的靠近所述漏极或所述源极的一侧；栅极氧化层，覆盖所述沟槽的所述底部、所述侧壁及所述延伸部。
设计方案
1.一种沟槽阵列晶体管结构，其特征在于，包括：
衬底基板具有有源区，其中，所述有源区内设置源极和漏极；
沟槽，位于所述衬底基板内穿过所述有源区，包括底部、侧壁及延伸部，所述延伸部位于所述侧壁上部的靠近所述漏极或所述源极的一侧；
栅极氧化层，覆盖所述沟槽的所述底部、所述侧壁及所述延伸部。
2.根据权利要求1所述的沟槽阵列晶体管结构，其特征在于，还包括：
导电层，位于所述沟槽内，所述导电层的顶面与所述延伸部内的所述栅极氧化层的底端齐平；
填充绝缘层，位于所述沟槽内的所述导电层的上方。
3.根据权利要求1所述的沟槽阵列晶体管结构，其特征在于，所述延伸部从所述沟槽的侧壁向所述漏极方向延伸的长度为2纳米至10纳米。
4.根据权利要求1所述的沟槽阵列晶体管结构，其特征在于，所述延伸部从所述沟槽的侧壁向所述源极方向延伸的长度为2纳米至10纳米。
5.根据权利要求1所述的沟槽阵列晶体管结构，其特征在于，所述延伸部的深度为20纳米至50纳米。
6.根据权利要求1所述的沟槽阵列晶体管结构，其特征在于，所述栅极氧化层的厚度为1纳米至4纳米。
7.根据权利要求1所述的沟槽阵列晶体管结构，其特征在于，所述沟槽的形状为U形、矩形、倒梯形。
8.根据权利要求1所述的沟槽阵列晶体管结构，其特征在于，所述沟槽的深度为100纳米至200纳米。
9.根据权利要求1所述的沟槽阵列晶体管结构，其特征在于，所述延伸部的底面为水平面。
10.根据权利要求1所述的沟槽阵列晶体管结构，其特征在于，所述延伸部的底面为斜面。
设计说明书
技术领域
本公开涉及集成电路制造技术领域，尤其涉及一种沟槽阵列晶体管结构。
背景技术
目前，晶体管被广泛应用于存储器、寄存器及集成电路中，随着各器件制造技术的发展，尺寸变得越来越小，引起晶体管短信道效应的发生。沟槽通道阵列晶体管(RCAT，recess channel array transistor)具有较小的信道长度，可减少短信道效应，近年来其被广泛使用。
但是，当沟槽通道阵列晶体管的尺寸被持续缩小时，沟槽两侧的源极与漏极的距离不断减小，容易发生栅漏交叠区的栅诱导漏极泄漏电流(GIDL，gate-induced drainleakage)，在这些泄漏电流中，集成电路中器件处于关态或者处于等待状态时，GIDL电流在泄漏电流中占主导地位，对沟槽通道阵列晶体管的可靠性影响较大。所以，沟槽通道阵列晶体管的尺寸较小容易产生漏电流是集成电路制造技术领域急需解决的问题。
需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
实用新型内容
本公开为解决上述的现有技术存在的问题，提供一种能够有效改善容易产生漏电流问题的沟槽阵列晶体管结构。
本公开的其他特性和优点将通过下面的详细描述变得显然，或部分地通过本公开的实践而习得。
根据本公开的一个方面，提供一种沟槽阵列晶体管结构，包括：衬底基板、沟槽及栅极氧化层。衬底基板具有有源区，其中，所述有源区内设置源极和漏极。沟槽位于所述衬底基板内穿过所述有源区，包括底部、侧壁及延伸部，所述延伸部位于所述侧壁上部的靠近所述漏极或所述源极的一侧。栅极氧化层覆盖所述沟槽的所述底部、所述侧壁及所述延伸部。
在一个实施例中，沟槽阵列晶体管结构，还包括导电层及填充绝缘层。导电层位于所述沟槽内，所述导电层的顶面与所述延伸部内的所述栅极氧化层的底端齐平。填充绝缘层位于所述沟槽内的所述导电层的上方。
在一个实施例中，所述延伸部从所述沟槽的侧壁向所述漏极方向延伸的长度为2纳米至10纳米。
在一个实施例中，所述延伸部从所述沟槽的侧壁向所述源极方向延伸的长度为2纳米至10纳米。
在一个实施例中，所述延伸部的深度为20纳米至50纳米。
在一个实施例中，所述栅极氧化层的厚度为1纳米至4纳米。
在一个实施例中，所述沟槽的形状为U形、矩形、倒梯形。
在一个实施例中，所述沟槽的深度为100纳米至200纳米。
在一个实施例中，所述延伸部的底面为水平面。
在一个实施例中，所述延伸部的底面为斜面。
根据本公开的另一个方面，本公开提供一种沟槽阵列晶体管结构的制备方法，包括：通过刻蚀在具有源区的衬底基板内形成沟槽；通过第一次氧化在所述沟槽的底部及侧壁形成第一牺牲氧化层；通过沉积在所述沟槽内填充绝缘层；通过刻蚀部分去除所述绝缘层暴露位于所述沟槽的侧壁上部的所述第一牺牲氧化层；通过第二次氧化所述侧壁上部暴露的所述第一牺牲氧化层延伸形成第二牺牲氧化层；通过刻蚀去除所述沟槽内的所述绝缘层；去除所述沟槽内的所述第一牺牲氧化层及所述第二牺牲氧化层形成位于所述侧壁上部的延伸部；通过第三次氧化在所述沟槽的所述底部、所述侧壁及所述延伸部形成栅极氧化层。
在一个实施例中，沟槽阵列晶体管结构的制备方法，还包括：去除所述衬底基板上的所述绝缘层；通过沉积在所述栅极氧化层上形成导电层，所述导电层位于沟槽内，所述导电层的顶面与所述延伸部内的所述栅极氧化层的底端齐平；在所述沟槽内的所述导电层的上方形成填充绝缘层；在所述有源区内的所述沟槽的两侧形成源极和漏极。
在一个实施例中，沟槽阵列晶体管结构的制备方法，还包括：所述第一次氧化、所述第二次氧化及所述第三次氧化分别采用干氧氧化工艺、湿氧氧化工艺其中的一种。
在一个实施例中，沟槽阵列晶体管结构的制备方法，还包括：通过刻蚀部分去除所述绝缘层后所述沟槽内所述绝缘层的去除深度为20纳米至50纳米。
在一个实施例中，所述第一牺牲氧化层的厚度范围为1纳米至4纳米。
在一个实施例中，所述第二牺牲氧化层从第一牺牲氧化层上向靠近所述漏极或所述源极的方向延伸的长度为2纳米至10纳米。
在一个实施例中，所述栅极氧化层的厚度为1纳米至4纳米。
在一个实施例中，所述沟槽的形状为U形、矩形、倒梯形。
本公开实施例提供的技术方案可以包括以下有益效果：
本公开提供一种沟槽阵列晶体管结构，沟槽阵列晶体管结构的沟槽包括底部、侧壁及延伸部，延伸部位于所述侧壁上部的靠近漏极或源极的一侧，延伸部的设计增加了沟槽上部两侧源极与漏极之间的距离，能够有效改善容易产生漏电流的问题。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。
附图说明
此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本公开一个实施例中的沟槽阵列晶体管结构的局部截面结构示意图；
图2A为本公开另一个实施例中的沟槽阵列晶体管结构的局部截面结构示意图；
图2B为图2A中C部分的放大图；
图3A为本公开再一个实施例中的沟槽阵列晶体管结构的局部截面结构示意图；
图3B为图3A中D部分的放大图；
图4A为本公开又一个实施例中的沟槽阵列晶体管结构的局部截面结构示意图；
图4B为图4A中E部分的放大图；
图5为本公开实施例中提供的一种沟槽阵列晶体管结构的制备方法的流程图；
图6为本公开实施例中提供的部分去除绝缘层的制备方法的流程图；
图7至图18为本公开一个实施例中提供的沟槽阵列晶体管结构在制备过程中各个步骤的局部截面结构示意图。
附图标记说明：
100：衬底基板
111：源极
112：漏极
120：沟槽
121：底部
122：侧壁
123：延伸部
130：栅极氧化层
140：导电层
150：填充绝缘层
710：掩膜层
720：有源区
810：第一牺牲氧化层
910：绝缘层
1110：第二牺牲氧化层
t1：延伸部的延伸宽度
t2：延伸部的深度
d1：沟槽的开口宽度
d2：沟槽的深度
d3：第一牺牲氧化层的厚度
d4：沟槽内绝缘层的去除深度
d5：第二牺牲氧化层的厚度
d6：形成延伸部后沟槽的第一开口宽度
d7：形成延伸部后沟槽的第二开口宽度
t3：栅极氧化层的厚度
具体实施方式
现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施方式使得本公开将更加全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。附图仅为本公开的示意性图解，并非一定是按比例绘制。图中相同的附图标记表示相同或类似的部分，因而将省略对它们的重复描述。
此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”、“第三”的特征可以明示或者隐含地包括一个或者更多个该特征。
所描述的特征、结构或特性可以以任何合适的方式结合在一个或更多实施例中。在下面的描述中，提供许多具体细节从而给出对本公开的实施例的充分理解。然而，本领域技术人员将意识到，可以实践本公开的技术方案而没有特定细节中的一个或更多，或者可以采用其它的方法、步骤等。在其它情况下，不详细示出或描述公知方法、实现或者操作以避免模糊本公开的各方面。
图1为本公开实施例中的沟槽阵列晶体管结构的局部截面结构示意图。
如图1所示，沟槽阵列晶体管结构包括衬底基板100、有源区、沟槽120、栅极氧化层130、导电层140及填充绝缘层150。衬底基板100的材料可采用单晶或多晶半导体材料，例如衬底基板100为单晶硅衬底或多晶硅衬底，或轻微掺杂的硅衬底，本公开不以此为限。衬底基板100具有源区，对有源区采用离子注入工艺进行掺杂处理，例如掺杂N型导电性杂质，得到源极111和漏极112。此处也可以掺杂P型导电杂质，本公开不以此为限。源极111和漏极112相对设置于沟槽120的两侧。
继续参阅图1，沟槽120位于衬底基板100内穿过有源区，包括底部121、侧壁122及延伸部123，沟槽120的截面形状例如是如图1所示的U型，其中，延伸部123位于侧壁122上部的靠近漏极112的一侧。栅极氧化层130覆盖沟槽120的底部121、侧壁122及延伸部123。栅极氧化层130的材料例如是但不限于氧化硅，氧化硅可包括一氧化硅与二氧化硅。本实施例中，栅极氧化层130可采用干氧氧化工艺或湿氧氧化工艺其中的一种制备而形成。导电层140位于沟槽120内，导电层140的顶面与延伸部123内的栅极氧化层130的底端齐平。导电层140的材料选择含金属的可导电材料，例如是氮化钛、金钨，导电层140可采用电镀、化学气相沉积、物理气相沉积或原子层沉积等工艺制备。填充绝缘层150位于沟槽120内的导电层140的上方。填充绝缘层150的材料可选择合适的绝缘材料，例如是绝缘的氧化物、氮化物、氮氧化物等。填充绝缘层150可采用化学沉积等合适的制备工艺形成，本公开不以此为限。填充绝缘层150的顶面与衬底基板100的顶面齐平。
在本公开的一些实施例中，沟槽120的截面形状还可为矩形、倒梯形等符合器件性能的各种形状。
如图1所示，延伸部123的延伸宽度t1，即延伸部123从沟槽120的侧壁122向漏极112方向延伸的长度范围为2纳米至10纳米。延伸部123的深度t2范围为20纳米至50纳米。栅极氧化层130的厚度t3范围为1纳米至4纳米。
本公开的上述实施例提供的沟槽阵列晶体管结构，在沟槽120的侧壁122上部形成延伸部123，延伸部123位于靠近漏极112的一侧，延伸部123的形成增加了沟槽120上部两侧覆盖的栅极氧化层130的距离，从而增加了源极111与漏极112之间的距离，能够将容易产生漏电流问题有效改善。
图2A为本公开另一个实施例中的沟槽阵列晶体管结构的局部截面结构示意图。图2B为图2A中C部分的放大图。
图2A中的沟槽阵列晶体管结构与图1相比，其差别在于：延伸部123位于沟槽120侧壁上部的靠近源极111的一侧。同样可以实现增加沟槽120上部两侧覆盖的栅极氧化层130的距离，从而增加了源极111与漏极112之间的距离，能够将容易产生漏电流问题有效改善。
图3A与图4A分别为另外两个实施例中沟槽阵列晶体管结构的局部截面结构示意图。图3B为图3A中D部分的放大图。图4B为图4A中E部分的放大图。
图3A与图1中的沟槽阵列晶体管结构的差别在于：延伸部123的底面由水平面变为斜面，同样地，图4A与图2A中的沟槽阵列晶体管结构的差别在于：延伸部123的底面由水平面变为斜面。上述沟槽阵列晶体管结构的变动仍然可以实现增加沟槽120上部两侧覆盖的栅极氧化层130的距离，从而增加了源极111与漏极112之间的距离，能够将容易产生漏电流问题有效改善。
图5为本公开实施例中提供的一种沟槽阵列晶体管结构的制备方法的流程图。以下将具体介绍图1所示的沟槽阵列晶体管结构的制备流程。沟槽阵列晶体管结构的制备方法包括以下步骤。
步骤S501，通过刻蚀在具有源区的衬底基板内形成沟槽。
步骤S502，通过第一次氧化在沟槽的底部及侧壁形成第一牺牲氧化层。
步骤S503，通过沉积在沟槽内填充绝缘层。
步骤S504，通过刻蚀部分去除绝缘层暴露位于沟槽的侧壁上部的第一牺牲氧化层。
步骤S505，通过第二次氧化在侧壁上部暴露的第一牺牲氧化层上延伸形成第二牺牲氧化层。
步骤S506，通过刻蚀去除沟槽内的绝缘层。
步骤S507，去除沟槽内的第一牺牲氧化层及第二牺牲氧化层形成位于所述侧壁上部的延伸部。
步骤S508，通过第三次氧化在沟槽的底部、所侧壁及延伸部形成栅极氧化层。
参考图7至图18，为本公开实施例中提供的沟槽阵列晶体管结构在制备过程中各个步骤的局部截面结构示意图。以下将给出制备沟槽阵列晶体管结构的详细过程。
在步骤S501中，参考图7利用掩膜层710在衬底基板100上刻蚀出沟槽120，沟槽120穿过有源区720，沟槽120包括底部121、相对的两个侧壁122。具体的，可以采用干法刻蚀工艺或湿法刻蚀工艺的至少一种对衬底基板100进行刻蚀。沟槽120的形状例如是但不限于U型，沟槽120的开口宽度d1范围为30纳米至80纳米，沟槽120的深度d2范围为100纳米至200纳米。
在本公开的一些实施例中，掩膜层710的材料例如是但不限于氮化物。衬底基板100的材料可采用单晶或多晶半导体材料，例如衬底基板100为单晶硅衬底或多晶硅衬底，或轻微掺杂的硅衬底。衬底基板100的材料只要满足器件性能的要求即可本公开不以此为限。
在本公开的一些实施例中，沟槽120的数量可以根据器件的实际需求进行设定。沟槽120的截面形状还可为矩形、倒梯形等符合器件性能的各种形状。
在步骤S502中，参考图8通过第一次氧化在沟槽120的底部121及侧壁122形成第一牺牲氧化层810。具体的，可以采用干氧氧化工艺、湿氧氧化工艺其中过的一种对沟槽120壁面进行氧化处理，以形成覆盖沟槽120的底部121及侧壁122的第一牺牲氧化层。其中，干氧氧化工艺制备过程中，向沟槽120内冲入热氧气气流，氧气的温度范围介于800摄氏度至1000摄氏度之间，可制备出厚度均匀缺陷较少的氧化层。湿氧氧化工艺制备过程中，采用水汽工艺制备，制备中产生大量的气相活性自由基，参与硅的氧化，从而得到厚度均匀缺陷较少的氧化层。第一牺牲氧化层810的主要成分为氧化硅，第一牺牲氧化层810的厚度d3范围为1纳米至4纳米。
在步骤S503中，参考图9通过沉积在沟槽120内填充入绝缘层910；具体的，可以采用化学气相沉积，在沟槽120内填充入绝缘层910。绝缘层910的材料可以任何合适的绝缘材料，例如是绝缘的氧化物、氮化物、氮氧化物等。但是如果绝缘层910的材料与掩膜层710的材料相同，例如是氮化物，则不需要对步骤S502中衬底基板100上的掩膜层710做处理，可直接进行步骤S503。若绝缘层910与掩膜层710的材料不同，可将步骤S502中的掩膜层710先通过干法刻蚀工艺或湿法刻蚀工艺刻蚀掉，然后再进行步骤S503。沟槽120内将完全被绝缘层910填充。
在步骤S504中，参考图10刻蚀掉部分步骤S503中形成的绝缘层910。可以采用干法刻蚀工艺或湿法刻蚀工艺。绝缘层910的去除区域的中心线与沟槽120的中心线不重合，即对绝缘层910进行不对称刻蚀，以暴露位于沟槽120的侧壁上部的第一牺牲氧化层810，而对应于所暴露的第一牺牲氧化层810的沟槽120的另一侧仍然被绝缘层910覆盖。沟槽120内绝缘层910的去除深度d4范围为20纳米至50纳米。
图6为本公开实施例中提供的部分去除绝缘层的制备方法的流程图。
参考图6，刻蚀部分绝缘层910的详细步骤如下。
步骤S601中，在绝缘层910表面形成光刻胶层。
步骤S602中，通过相应的掩膜板进行曝光，将掩膜板的图案转移到光刻胶层上。
步骤S603中，通过显影，使光刻胶层暴露出待去除区域。
步骤S604中，通过刻蚀，在绝缘层内形成去除区域。具体的，通过可采用干法刻蚀工艺对绝缘层910进行刻蚀，制备过程中，使用的刻蚀气体例如是六氟化硫气体，通过调整刻蚀气体流量及刻蚀时间，从而控制对绝缘层910的刻蚀深度。
步骤S605中，去除光刻胶层，形成如图10所示的结构。
上述实施例中提供的对绝缘层的刻蚀方法，能够控制绝缘层910的刻蚀深度。
在步骤S505中，参考图11进行第二次氧化过程，可采用干氧氧化工艺、湿氧氧化工艺其中的一种对沟槽120壁面进行氧化处理，以在第一牺牲氧化层810上向靠近漏极的方向延伸形成第二牺牲氧化层1110。第二牺牲氧化层1110的厚度d5范围为2纳米至10纳米。
在步骤S506中，参考图12对沟槽120内的绝缘层910进行刻蚀，以暴露出沟槽120的壁面上的第一牺牲氧化层810。可以采用干法刻蚀工艺或湿法刻蚀工艺。
在步骤S507中，参考图13去除沟槽120内的第一牺牲氧化层810与第二牺牲氧化层1110，可以采用干法刻蚀工艺或湿法刻蚀工艺，形成位于沟槽120的侧壁上部的靠近漏极一侧的延伸部123。即，沟槽120由底部121、侧壁122及延伸部123组成。此时，形成延伸部123后沟槽120的第一开口宽度d6，即的延伸部123与其对应的沟槽120的侧壁的开口宽度，为步骤S501中沟槽120的开口宽度d1加上第一次牺牲氧化层810的厚度d3与第二次牺牲氧化层710的厚度d5，形成延伸部123后沟槽120的第二开口宽度d7，即延伸部123下方的沟槽120开口宽度，为步骤S501中沟槽120的开口宽度d1加上第一次牺牲氧化层810的厚度d3。所形成延伸部123的延伸宽度t1，即延伸部123从沟槽120的侧壁向漏极方向延伸的长度范围为2纳米至10纳米，此处延伸部123的延伸宽度t1与第二次牺牲氧化层710的厚度d5相同。延伸部123的深度t2范围为20纳米至50纳米。
在步骤S508中，参考图14进行第三次氧化过程，可采用干氧氧化工艺、湿氧氧化工艺其中的一种对沟槽120壁面进行氧化处理，以在沟槽120的底部121、侧壁122及延伸部123形成栅极氧化层130。栅极氧化层130的厚度t3范围为1纳米至4纳米。
在本公开的一些实施例中，第一次氧化、第二次氧化及第三次氧化都可以采用干氧氧化工艺或湿氧氧化工艺其中的一种，三次氧化过程所采用的工艺可以相同也可以不同，换言之，三次氧化过程互相之间没有影响。
本公开的上述实施例中，沟槽120的延伸部123的增加了沟槽120上部两侧栅极氧化层130的距离，能够有效改善沟槽阵列晶体管容易产生漏电流的问题。
如图15所示，去除衬底基板100上的绝缘层910，可以采用化学机械平坦化(chemical-mechanical planarization,CMP)对衬底基板100上的绝缘层910进行去除。
如图16所示，通过沉积在栅极氧化层130上形成导电层140，导电层140位于沟槽120内，导电层140的顶面与延伸部内的栅极氧化层130的底面齐平。具体的，导电层140的材料选择含金属的可导电材料，例如是氮化钛、金钨，可以采用电镀、化学气相沉积、物理气相沉积或原子层沉积等工艺制备。
如图17所示，在沟槽120内的导电层140的上方形成填充绝缘层150。具体的，填充绝缘层150的材料可选择合适的绝缘材料，例如是绝缘的氧化物、氮化物、氮氧化物等。填充绝缘层150可采用化学沉积等合适的制备工艺形成。所形成的填充绝缘层的顶面与衬底基板100的顶部保持齐平。
如图18所示，形成图1中实施例提供的沟槽阵列晶体管结构。具体的，在衬底基板100内沟槽120的两侧形成源极111及漏极112，其中，漏极112位于沟槽120的靠近延伸部的一侧，源极111位于沟槽120的远离漏极112的另一侧。具体的，对有源区采用离子注入工艺进行掺杂处理，例如掺杂N型导电性杂质，得到源极111和漏极112。此处也可以掺杂P型导电杂质，本公开不以此为限。
图2A所示的实施例提供的沟槽阵列晶体管结构的制备方法与上述制备方法的不同在于，如图10所示的步骤S504中，刻蚀掉部分的绝缘层910靠近源极111的一侧，以暴露位于沟槽120的侧壁上部的靠近源极111一侧的第一牺牲氧化层810。在此不再详细描述。
图3A与图4A的实施例提供的沟槽阵列晶体管结构的制备方法与图1及图2A的实施例提供的沟槽阵列晶体管结构的制备方法不同之处在于：形成第二牺牲氧化层的氧化过程的条件不同，最后形成的延伸部的形状略有差别。在此不再详细描述。
此外，本领域技术人员可采用其他的方法形成本公开实施例提供的沟槽阵列晶体管结构，但是仍然属于本公开的保护范围内。
综上所述，本公开上述实施例提供的沟槽阵列晶体管结构，在沟槽120的侧壁122上部形成延伸部，延伸部位于靠近漏极112的一侧，延伸部的形成增加了沟槽120上部两侧覆盖的栅极氧化层130的距离，能够有效改善沟槽阵列晶体管容易产生漏电流的问题。
本领域技术人员在考虑说明书及实践这里公开的公开后，将容易想到本公开的其它实施方案。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。本公开并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本公开的范围仅由所附的权利要求来限制。
设计图
相关信息详情
申请码:申请号:CN201920766429.X
申请日:2019-05-24
公开号:公开日:国家:CN
国家/省市:34(安徽)
授权编号:CN209822647U
授权时间:20191220
主分类号:H01L29/78
专利分类号:H01L29/78;H01L21/336;H01L29/423;H01L29/06
范畴分类:38F;
申请人:长鑫存储技术有限公司
第一申请人:长鑫存储技术有限公司
申请人地址:230000 安徽省合肥市经济技术开发区翠微路6号海恒大厦630室
发明人:杨正杰
第一发明人:杨正杰
当前权利人:长鑫存储技术有限公司
代理人:孙宝海;于宝庆
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代理机构编号:北京律智知识产权代理有限公司 11438
优先权:关键词:当前状态:审核中
类型名称:外观设计
标签：上部结构论文;