全文摘要
本实用新型公开了一种采用FPGA控制的数字功放调制器，包括FPGA模块，其特征是：所述FPGA模块包括外围电路模块和输入输出模块，所述外围电路模块包括电源模块U1M、电源模块U1L、电源模块U1K、时钟模块U1I、晶振Y1、调试端口与配置模块U1J、专用存储器U5、JTAG调试端口J5以及AS调试端口J11。本实用新型的优点解决电磁干扰(EMI)中的传导干扰和辐射干扰。使噪声的频域信号单一峰值明显降低，更容易局限于标准限值之内。
主设计要求
1.一种采用FPGA控制的数字功放调制器，包括FPGA模块，其特征是：所述FPGA模块包括外围电路模块和输入输出模块，所述外围电路模块包括电源模块U1M、电源模块U1L、电源模块U1K、时钟模块U1I、晶振Y1、调试端口与配置模块U1J、专用存储器U5、JTAG调试端口J5以及AS调试端口J11。
设计方案
1.一种采用FPGA控制的数字功放调制器，包括FPGA模块，其特征是：所述FPGA模块包括外围电路模块和输入输出模块，所述外围电路模块包括电源模块U1M、电源模块U1L、电源模块U1K、时钟模块U1I、晶振Y1、调试端口与配置模块U1J、专用存储器U5、JTAG调试端口J5以及AS调试端口J11。
2.根据权利要求1所述的采用FPGA控制的数字功放调制器，其特征是：
所述调试端口与配置模块U1J的引脚6分别连接连接所述专用存储器U5的引脚5和所述AS调试端口J11的引脚9，所述调试端口与配置模块U1J的引脚8分别连接所述专用存储器U5的引脚1和所述AS调试端口J11的引脚8，所述调试端口与配置模块U1J的引脚12分别连接所述专用存储器U5的引脚6和所述AS调试端口J11的引脚1，所述调试端口与配置模块U1J的引脚13分别连接所述专用存储器U5的引脚2和所述AS调试端口J11的引脚7，所述调试端口与配置模块U1J的引脚14连接所述AS调试端口J11的引脚5，所述调试端口与配置模块U1J的引脚21连接所述AS调试端口J11的引脚6，所述调试端口与配置模块U1J的引脚5连接所述AS调试端口J11的引脚3，所述调试端口与配置模块U1J的引脚15连接所述JTAG调试端口J5的引脚9，所述调试端口与配置模块U1J的引脚16连接所述JTAG调试端口J5的引脚1，所述调试端口与配置模块U1J的引脚18连接所述JTAG调试端口J5的引脚5，所述调试端口与配置模块U1J的引脚20连接所述JTAG调试端口J5的引脚3。
3.根据权利要求1所述的采用FPGA控制的数字功放调制器，其特征是：
所述晶振Y1的引脚3通过4个零欧姆连接所述时钟模块U1I的引脚1到4。
4.根据权利要求1所述的采用FPGA控制的数字功放调制器，其特征是：
所述输入输出模块包括功能模块U1A和功能模块U1E，所述功能模块U1A通过同步串口SPI与微处理器连接，所述功能模块U1A的引脚1连接所述同步串口SPI的MOSI端口，所述功能模块U1A的引脚2连接所述同步串口SPI的MISO端口，所述功能模块U1A的引脚3连接所述同步串口SPI的CLK端口，所述功能模块U1A的引脚4连接所述同步串口SPI的CS端口；
所述功能模块U1A的引脚7连接OV_INT端口，所述OV_INT端口将过压报警信号传送至上级处理器，所述功能模块U1A的引脚10连接OI-INT端口，所述OI-INT端口将过流报警信号传送至上级处理器，所述功能模块U1A的引脚11连接STOP端口，所述STOP端口输出使能控制；
所述功能模块U1E的引脚83连接OV端口，所述OV端口将保护电路检测到过电压信号传送至FPGA，所述功能模块U1E的引脚84连接OI端口，所述OI端口将保护电路检测到过电流信号传送至FPGA。
设计说明书
技术领域
本实用新型涉及调制器设备领域，具体地讲，涉及一种采用FPGA控制的数字功放调制器。
背景技术
目前，在电源供应器领域中，普遍采取定频调制技术，该技术应用简单，便于硬件或软件方式实现。但其存在频率相对集中的载波干扰，并产生与载波频率相关的多次谐波尖峰。当前，我国经济迅速发展，自行设计与制造的电源供应器及其衍生产品逐渐走向国际市场，需要通过国外严格的认证。在国内，国产产品逐渐进入航天、航空等高精尖领域。这些新的领域对电磁兼容有更高的要求，传统的调制方式如达到上述领域要求，则需要在材料、工艺等方面进行大量细致的屏蔽、阻隔措施，其成本巨幅增加，市场竞争力减弱。
实用新型内容
本实用新型要解决的技术问题是提供一种采用FPGA控制的数字功放调制器，从源头将电磁发射与传导的尖峰进行削波峰处理，避免了单一频率点的尖峰电磁干扰。
本实用新型采用如下技术方案实现实用新型目的：
一种采用FPGA控制的数字功放调制器，包括FPGA模块，其特征是：所述 FPGA模块包括外围电路模块和输入输出模块，所述外围电路模块包括电源模块 U1M、电源模块U1L、电源模块U1K、时钟模块U1I、晶振Y1、调试端口与配置模块U1J、专用存储器U5、JTAG调试端口J5以及AS调试端口J11。
作为对本技术方案的进一步限定，所述调试端口与配置模块U1J的引脚6 分别连接连接所述专用存储器U5的引脚5和所述AS调试端口J11的引脚9，所述调试端口与配置模块U1J的引脚8分别连接所述专用存储器U5的引脚1和所述AS调试端口J11的引脚8，所述调试端口与配置模块U1J的引脚12分别连接所述专用存储器U5的引脚6和所述AS调试端口J11的引脚1，所述调试端口与配置模块U1J的引脚13分别连接所述专用存储器U5的引脚2和所述AS调试端口J11的引脚7，所述调试端口与配置模块U1J的引脚14连接所述AS调试端口J11的引脚5，所述调试端口与配置模块U1J的引脚21连接所述AS调试端口J11 的引脚6，所述调试端口与配置模块U1J的引脚5连接所述AS调试端口J11的引脚3，所述调试端口与配置模块U1J的引脚15连接所述JTAG调试端口J5的引脚9，所述调试端口与配置模块U1J的引脚16连接所述JTAG调试端口J5的引脚1，所述调试端口与配置模块U1J的引脚18连接所述JTAG调试端口J5的引脚5，所述调试端口与配置模块U1J的引脚20连接所述JTAG调试端口J5的引脚3。
作为对本技术方案的进一步限定，所述晶振Y1的引脚3通过4个零欧姆连接所述时钟模块U1I的引脚1到4。
作为对本技术方案的进一步限定，所述输入输出模块包括功能模块U1A和功能模块U1E，所述功能模块U1A通过同步串口SPI与微处理器连接，所述功能模块U1A的引脚1连接所述同步串口SPI的MOSI端口，所述功能模块U1A的引脚2连接所述同步串口SPI的MISO端口，所述功能模块U1A的引脚3连接所述同步串口SPI的CLK端口，所述功能模块U1A的引脚4连接所述同步串口SPI 的CS端口；所述功能模块U1A的引脚7连接OV_INT端口，所述OV_INT端口将过压报警信号传送至上级处理器，所述功能模块U1A的引脚10连接OI-INT端口，所述OI-INT端口将过流报警信号传送至上级处理器，所述功能模块U1A的引脚11连接STOP端口，所述STOP端口输出使能控制；所述功能模块U1E的引脚83连接OV端口，所述OV端口将保护电路检测到过电压信号传送至FPGA，所述功能模块U1E的引脚84连接OI端口，所述OI端口将保护电路检测到过电流信号传送至FPGA。
与现有技术相比，本实用新型的优点和积极效果是：本实用新型的优点解决电磁干扰(EMI)中的传导干扰和辐射干扰。使噪声的频域信号单一峰值明显降低，更容易局限于标准限值之内。
附图说明
图1是本实用新型的原理方框图。
图2是本实用新型的FPGA外围电路模块电路图。
图3是本实用新型的输入输出模块电路图。
具体实施方式
下面结合附图，对本实用新型的一个具体实施方式进行详细描述，但应当理解本实用新型的保护范围并不受具体实施方式的限制。
如图1所示，本实用新型包括FPGA模块，所述FPGA模块包括外围电路模块和输入输出模块，所述外围电路模块包括电源模块U1M、电源模块U1L、电源模块U1K、时钟模块U1I、晶振Y1、调试端口与配置模块U1J、专用存储器U5、 JTAG调试端口J5以及AS调试端口J11。
所述调试端口与配置模块U1J的引脚6分别连接连接所述专用存储器U5的引脚5和所述AS调试端口J11的引脚9，所述调试端口与配置模块U1J的引脚 8分别连接所述专用存储器U5的引脚1和所述AS调试端口J11的引脚8，所述调试端口与配置模块U1J的引脚12分别连接所述专用存储器U5的引脚6和所述AS调试端口J11的引脚1，所述调试端口与配置模块U1J的引脚13分别连接所述专用存储器U5的引脚2和所述AS调试端口J11的引脚7，所述调试端口与配置模块U1J的引脚14连接所述AS调试端口J11的引脚5，所述调试端口与配置模块U1J的引脚21连接所述AS调试端口J11的引脚6，所述调试端口与配置模块U1J的引脚5连接所述AS调试端口J11的引脚3，所述调试端口与配置模块U1J的引脚15连接所述JTAG调试端口J5的引脚9，所述调试端口与配置模块U1J的引脚16连接所述JTAG调试端口J5的引脚1，所述调试端口与配置模块U1J的引脚18连接所述JTAG调试端口J5的引脚5，所述调试端口与配置模块U1J的引脚20连接所述JTAG调试端口J5的引脚3。
所述晶振Y1的引脚3通过4个零欧姆连接所述时钟模块U1I的引脚1到4。
所述输入输出模块包括功能模块U1A和功能模块U1E，所述功能模块U1A通过同步串口SPI与微处理器连接，所述功能模块U1A的引脚1连接所述同步串口SPI的MOSI端口，所述功能模块U1A的引脚2连接所述同步串口SPI的MISO 端口，所述功能模块U1A的引脚3连接所述同步串口SPI的CLK端口，所述功能模块U1A的引脚4连接所述同步串口SPI的CS端口；所述功能模块U1A的引脚7连接OV_INT端口，所述OV_INT端口将过压报警信号传送至上级处理器，所述功能模块U1A的引脚10连接OI-INT端口，所述OI-INT端口将过流报警信号传送至上级处理器，所述功能模块U1A的引脚11连接STOP端口，所述STOP 端口输出使能控制；所述功能模块U1E的引脚83连接OV端口，所述OV端口将保护电路检测到过电压信号传送至FPGA，所述功能模块U1E的引脚84连接OI 端口，所述OI端口将保护电路检测到过电流信号传送至FPGA。
以上公开的仅为本实用新型的一个具体实施例，但是，本实用新型并非局限于此，任何本领域的技术人员能思之的变化都应落入本实用新型的保护范围。
设计图
相关信息详情
申请码:申请号:CN201920669056.4
申请日:2019-05-10
公开号:公开日:国家:CN
国家/省市:88(济南)
授权编号:CN209692705U
授权时间:20191126
主分类号:H03D7/14
专利分类号:H03D7/14;H03K5/08;H04L27/12;H04B10/524
范畴分类:38J;
申请人:山东铂晶智能科技有限公司
第一申请人:山东铂晶智能科技有限公司
申请人地址:274900 山东省济南市巨野县凤凰办金山路北段路西（中小企业科技孵化园）
发明人:季红雨;张建方
第一发明人:季红雨
当前权利人:山东铂晶智能科技有限公司
代理人:商金婷
代理机构:11640
代理机构编号:北京中索知识产权代理有限公司 11640
优先权:关键词:当前状态:审核中
类型名称:外观设计
标签：调制器论文; 电源模块论文; FPGA论文; 数字控制论文; 存储器论文; 串口论文; jtag论文; spi论文;