导读:本文包含了互连线延迟论文开题报告文献综述及选题提纲参考文献，主要关键词:故障诊断,本地同步全局异步,互连线延迟,片上网络
互连线延迟论文文献综述
姜书艳,罗刚,夏登明,李琦,宋国明[1]（2016）在《片上网络互连线延迟故障测试方法研究》一文中研究指出基于GALS结构的NoC节点间通常拥有较长的互连线,并且采用异步方式进行通信,对延迟匹配的要求较高。该文提出了一种内建自测试方法,完成跨时钟域互连链路的延迟测试问题。针对该方法完成了相应的测试电路以及测试矢量生成模块的设计与仿真,并在FPGA中实现该电路以验证测试电路的功能和性能。仿真与硬件验证结果都表明,所设计的测试电路以及ATPG模块能够实现NoC互连线延迟故障诊断的功能;该文的延迟故障诊断方法能够快速准确地发现互连线上存在的延迟故障。(本文来源于《电子科技大学学报》期刊2016年04期）
李仁发,徐实,赵振宇,王耀,刘畅[2]（2015）在《基于深亚微米工艺长互连线延迟优化的设计方法研究》一文中研究指出随着SoC方法学的使用,集成电路越来越复杂,设计规模越来越大,连线延时已经成为影响时序收敛的关健因素之一.本文提出了一种基于物理设计的长线互连优化方法,即优化关键单元的布局,并选取、增、减repeater来优化时序.本方法根据单元间的位置测定单元间距,指导设计中需要插入的repeater位置及数量.长互连延迟的优化效果与所使用的单元、插入单元的间距、选用的线宽等影响因素有密切关系.28nm工艺下,在间距200μm~250μm时插入8倍驱动(×8)规格的反相器(缓冲器)时效果最好.其次,将互连线上的缓冲器换成反相器,互连延迟能降低10%.第叁,使用更宽的走线能使长互连线延时再降低20~30ps.(本文来源于《湖南大学学报(自然科学版)》期刊2015年04期）
夏登明[3]（2013）在《片上网络互连线延迟故障测试》一文中研究指出随着技术的进步，集成电路的制造业已经进入超深亚微米(Ultra DeepSub-Micro，UDSM)时代。半导体器件特征尺寸不断缩小，单个芯片上所能集成的功能模块越来越多，而传统的基于总线结构的片上通信方式面临着功耗、性能、时延和可靠性等诸多方面的问题，已经逐渐不能满足片上多模块间通信的需要。在这种背景下，人们试图将通信网络的思想运用到芯片通信结构的设计上，以克服总线结构的不足，片上网络（Network on Chip， NoC）应运而生。工艺的进步使得对芯片的测试越来越困难，而NoC与传统的片上系统(Systemon Chip，SoC)在结构上存在较大差异，SoC的测试方法不能很好的完成NoC的测试任务，因此，亟需对NoC的测试技术进行深入研究。本论文首先介绍了NoC的发展背景，通过对NoC节点间的通信方式研究，完成了以下工作：1、NoC互连线延迟故障分析。随着器件特征尺寸的不断缩小，互连线的延迟成为片上延迟的主要方面。本论文详细介绍了片上延迟的来源，分析了延迟故障产生的原因，并据此建立了NoC互连线延迟故障模型。2、NoC互连线延迟故障诊断。根据所提出的故障模型，提出了一种内建自测试（Built in Self-Test，BIST）方法，对NoC互连线延迟故障进行诊断，并完成了测试电路以及测试矢量生成（Automatic Test Pattern Generation，ATPG）模块的设计工作。3、NoC延迟故障测试仿真。利用Verilog HDL语言，编写代码对测试电路以及ATPG模块进行寄存器传输级（Register Transfer Level，RTL）建模，并利用MentorModelsim软件对电路进行行为仿真，对电路的功能进行验证。4、NoC延迟故障测试硬件验证。利用Xilinx ISE软件将测试电路及ATPG的RTL级代码进行综合实现并生成FPGA的配置文件，下载到FPGA开发板中运行，对论文中所提出的测试电路及测试方法的功能及性能做进一步验证。仿真与硬件验证结果都表明，本文所设计的测试电路以及ATPG模块能够正确工作，实现NoC互连线延迟故障诊断的功能；所提出的延迟故障诊断方法能够快速准确地发现互连线上存在的延迟故障。(本文来源于《电子科技大学》期刊2013-05-26）
钟波[4]（2010）在《考虑温度的纳米级互连线延迟和功耗研究》一文中研究指出随着集成电路的特征尺寸进入纳米级,互连线所带来的问题已经成为其发展最大障碍。首先,纳米级的互连线延时和门延时已经在同一个量级。其次,纳米级集成电路金属互连线的动态功耗密度已经变得很大。芯片内部的温度分布已经变得非常不均匀,不均匀的温度分布会带来互连线延时和功耗的再分布。本文首先研究和概括了纳米级互连线延时和几种延时优化技术,分析了集成电路中的功耗组成和热扩散方程,得到了芯片中温度分布的计算方法。基于互连网络的RLCπ形等效模型,考虑了电感的屏蔽作用和非理想的阶跃激励,本文提出了互连线网络在斜阶跃激励下的焦耳热功耗解析模型,该模型极大的简化了互连网络中响应电流和功耗计算,并基于纳米CMOS工艺的互连参数对所提出的解析模型进行了验证,结果证明误差小于3%,适合应用于大规模互连网络中的功耗估算和热分析。其次,基于集总式RC树形功耗模型,本文考虑了非均匀温度分布对互连线电阻影响,提出了一种新的分布式互连线延时和动态功耗解析模型,解决了集总式模型不能表征非均匀温度变化带来的电阻变化的问题,并计算了一次非理想的激励冲激下整个互连模型消耗的总能量。验证结果证明,相同情况下,互连线的功耗并没有随着特征尺寸的缩小而降低,考虑温度比不考虑温度情况下互连线功耗约相差15%。(本文来源于《西安电子科技大学》期刊2010-01-01）
张瑛,王志功,Janet,M.Wang[5]（2009）在《VLSI随机工艺变化下互连线建模与延迟分析》一文中研究指出目前互连线的工艺变化问题已成为影响超大规模集成电路性能的重要因素。考虑了互连线工艺变化的空间相关性,将工艺参数变化建模为具有自相关性的随机过程,采用数值仿真及拟合方法得到寄生参数的近似表达式,最后基于Elmore延迟度量分析了随机工艺变化对互连延迟的影响,提出了工艺变化下互连延迟统计特性的估算方法,并通过仿真实验对方法的有效性进行了验证。(本文来源于《电路与系统学报》期刊2009年05期）
张瑛,Janet,M.,Wang[6]（2009）在《工艺变化下互连线分布参数随机建模与延迟分析》一文中研究指出随着超大规模集成电路制造进入深亚微米和超深亚微米阶段,电路制造过程中的工艺变化已经成为影响集成电路互连线传输性能的重要因素。文中引入高斯白噪声建立了互连线分布参数的随机模型,并提出基于Elmore延迟度量的工艺变化下的互连延迟估计式;通过简化工艺变化量与互连线参数之间的关系式,对延迟一阶变化量与二阶变化量进行了分析,给出一般工艺变化下互连延迟的统计特性计算方法;另,针对线宽工艺变化推导出互连延迟均值与方差的计算公式。最后通过仿真实验对工艺变化下互连线延迟分析方法及其统计特性计算公式的有效性进行了验证。(本文来源于《电路与系统学报》期刊2009年04期）
朱冬平,黄河,邝嘉[7]（2008）在《集成电路的互连线延迟分析》一文中研究指出IC制造技术先后进入亚微米、VDSM和UDSM工艺,互连线延迟关注随之逐渐增强。事实上,互连线延迟早已超过了器件延迟,使IC设计重点转移到以互连线设计为核心。在对互连延迟模型、延迟影响因素、互连线延迟优化以及互连线延迟对IC设计的影响作简要分析基础上,给出了有价值的总结。(本文来源于《现代计算机(专业版)》期刊2008年03期）
李天阳,黄义定,石乔林,薛忠杰[8]（2006）在《大容量SRAM中长互连线RC延迟的高速译码电路的研究》一文中研究指出文章分析了CMOS逻辑门驱动长互连导线时产生的延迟情况,并给出了驱动的延迟模型。在此基础上提出一种新的考虑RC延迟时高速CMOS逻辑链的设计方法。并使用上述方法设计出一款4Mb SRAM的高速译码电路。仿真表明在大扇出、大负载、长互连线的情形下,电路延迟时间仅有1.85ns。比传统的使用等效电容的优化方法快出0.12ns,电路面积节约30%,并且功耗明显的降低。(本文来源于《微电子学与计算机》期刊2006年02期）
孙加兴,叶青,周玉梅,叶甜春[9]（2005）在《互连线间容性串扰对延迟的影响》一文中研究指出集成电路的性能越来越受到互连线间寄生效应的影响,特别是耦合电容的容性串扰,容性串扰引起互连线跳变模式相关的延迟。文中从E lm ore de lay定义的角度推导了互连线受同时跳变的阶跃信号激励时开关因子的大小,分析了互连线受非同时跳变的阶跃信号激励时耦合电容对互连线延迟的影响,给出了不同激励时的受害线延迟计算方法。分析表明,开关因子为0和2不能描述耦合电容对受害线延迟影响的下上限。H sp ice模拟结果证明了分析计算的准确性。(本文来源于《固体电子学研究与进展》期刊2005年03期）
孙加兴,叶青,周玉梅,黑勇,叶甜春[10]（2005）在《0.18μmCMOS工艺下的互连线延迟和信号完整性分析》一文中研究指出随着深亚微米工艺技术条件的应用和芯片工作频率的不断提高 ,芯片互连线越来越成为一个限制芯片性能提高和集成度提高的关键因素 :互连线延迟正逐渐超过器件延迟 ;互连线上信号传输时由于串扰引起的信号完整性问题已成为深亚微米集成电路设计所面临的一个关键问题。文中分析了芯片中器件和互连线的延迟趋势 ,模拟分析了 0 .1 8μm CMOS工艺条件下的信号完整性问题。(本文来源于《固体电子学研究与进展》期刊2005年01期）
互连线延迟论文开题报告
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
随着SoC方法学的使用,集成电路越来越复杂,设计规模越来越大,连线延时已经成为影响时序收敛的关健因素之一.本文提出了一种基于物理设计的长线互连优化方法,即优化关键单元的布局,并选取、增、减repeater来优化时序.本方法根据单元间的位置测定单元间距,指导设计中需要插入的repeater位置及数量.长互连延迟的优化效果与所使用的单元、插入单元的间距、选用的线宽等影响因素有密切关系.28nm工艺下,在间距200μm~250μm时插入8倍驱动(×8)规格的反相器(缓冲器)时效果最好.其次,将互连线上的缓冲器换成反相器,互连延迟能降低10%.第叁,使用更宽的走线能使长互连线延时再降低20~30ps.
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
互连线延迟论文参考文献
[1].姜书艳,罗刚,夏登明,李琦,宋国明.片上网络互连线延迟故障测试方法研究[J].电子科技大学学报.2016
[2].李仁发,徐实,赵振宇,王耀,刘畅.基于深亚微米工艺长互连线延迟优化的设计方法研究[J].湖南大学学报(自然科学版).2015
[3].夏登明.片上网络互连线延迟故障测试[D].电子科技大学.2013
[4].钟波.考虑温度的纳米级互连线延迟和功耗研究[D].西安电子科技大学.2010
[5].张瑛,王志功,Janet,M.Wang.VLSI随机工艺变化下互连线建模与延迟分析[J].电路与系统学报.2009
[6].张瑛,Janet,M.,Wang.工艺变化下互连线分布参数随机建模与延迟分析[J].电路与系统学报.2009
[7].朱冬平,黄河,邝嘉.集成电路的互连线延迟分析[J].现代计算机(专业版).2008
[8].李天阳,黄义定,石乔林,薛忠杰.大容量SRAM中长互连线RC延迟的高速译码电路的研究[J].微电子学与计算机.2006
[9].孙加兴,叶青,周玉梅,叶甜春.互连线间容性串扰对延迟的影响[J].固体电子学研究与进展.2005
[10].孙加兴,叶青,周玉梅,黑勇,叶甜春.0.18μmCMOS工艺下的互连线延迟和信号完整性分析[J].固体电子学研究与进展.2005