导读:本文包含了时钟与数据恢复论文开题报告文献综述及选题提纲参考文献，主要关键词:高速串行接口,时钟数据恢复电路,Simulink,噪声
时钟与数据恢复论文文献综述
王锋[1]（2019）在《高速串行接口时钟数据恢复电路设计》一文中研究指出信息化社会的到来给数据传输接口提出了新的挑战,高速的信息交流必然要求传输接口在短时间内进行大量的数据交换。传统的并行接口随着数据率的不断提高,暴露出了一些显着的缺点,传输同步时钟不仅需要占用额外的信道资源而且各路高速数据之间还会产生严重的串扰。在这种情况下,串行接口脱颖而出,一举解决了时钟歪斜以及信号串扰等多项问题。但是,当数据率高到无法忽视接口本身的寄生参数带来的影响时,串行接口传输速度也达到了瓶颈。在接口内部加入时钟数据恢复电路对输入数据进行预处理的高速串行接口逐渐取代普通串行接口成为新时代的主流,例如目前使用最多的USB和PCI-E接口。本文采用GF0.18μm ULL CMOS工艺设计了一款适用于高速串行接口的时钟数据恢复电路。基于锁相环(Phase Lock Loop,PLL)的双环路时钟数据恢复电路不仅无需额外的参考时钟,降低了高速串行接口的使用成本,而且双环路结构还有效的解决了相位噪声和锁定速度相矛盾的问题。工作在双边沿采样模式下的半速率鉴相器能够准确识别半速率时钟与输入数据之间的相位差,降低了整体电路的工作频率,大幅度减小了电路的功耗。半速率数字自动调相式鉴频器能够及时捕捉本地时钟与输入数据的频率差,增大了整个环路的频率捕获范围。四级差分环形压控振荡器不仅具有集成度高、频率调节范围大等优点,而且可以直接提供鉴频器所需要的四路相位差为45°的时钟信号。电荷泵设计采用全差分结构,配合差分压控振荡器和叁阶无源环路滤波器可以很好的抑制环境噪声对恢复数据的影响。整体电路设计分为Simulink建模、噪声分析以及晶体管级电路设计叁个阶段。其中,Simulink建模阶段通过对环路和各模块进行系统级建模分析,得到合适的环路参数;噪声分析阶段主要基于Leeson模型和Razavi模型从理论的角度分析噪声来源,指导电路设计;晶体管级电路设计阶段则使用Virtuoso、Spectre等EDA工具进行电路原理图、版图的设计和仿真。仿真结果显示,在1.8V供电条件下,电路最高可以稳定的恢复出2.5Gbps伪随机数据和1.25GHz本地采样时钟。输出数据的抖动大约23ps,输出时钟的相位噪声为-112.3dBc/Hz@1MHz。整体电路功耗约为158mW,版图面积为460μm×530μm。(本文来源于《电子科技大学》期刊2019-03-01）
李雷,刘寅[2]（2018）在《基于PI的时钟数据恢复电路建模》一文中研究指出时钟数据恢复电路(CDR, clock data recovery)是接口电路接收端非常重要的一个模块,CDR环路的稳定性和性能决定了数据接收质量。基于PI(PhaseInterpolation)的时钟数据恢复电路具有Jitterpeaking易控,多通道可share共同时钟从而减少功耗并易于实现等优点,多被应用于SerDes接收端系统中。本文从CDR系统以及实际设计方面考虑,对CDR系统中每个设计环节进行了小信号等效,从而完成整个系统建模,保证了系统稳定性和性能,同时对模块设计有了明确的指导。(本文来源于《中国集成电路》期刊2018年12期）
廖启文,Patrick,Yin,CHIANG,祁楠[3]（2018）在《面向5G通信的高速PAM4信号时钟与数据恢复技术》一文中研究指出针对5G通信中4级脉幅调制(PAM4)格式数据的高速传输,提出了可集成的数据与时钟恢复中若干关键技术,包括波特率采样、边沿选择、最优采样和阈值调节等。在单路50 Gbit/s以上速率可有效降低芯片硬件开销,降低系统功耗,降低误码率(BER),并可以提升芯片工作鲁棒性。上述技术在65 nm互补金属氧化物半导体(CMOS)工艺下通过芯片设计及流片加工得到验证,测试结果表明:该芯片恢复时钟具备1.08 ps均方根值(RMS)的时域抖动;恢复数据最高速率在51 Gbit/s可实现3.4×10~(-9)的PAM4信号BER,以及低至6.27 pJ/bit的能耗效率。(本文来源于《中兴通讯技术》期刊2018年04期）
贺一奇[4]（2018）在《10Gb/s低功耗时钟数据恢复电路设计》一文中研究指出数据时钟恢复电路是通信芯片中组成模块之一,主要应用于光纤和金属为传导介质的通讯之中。一般系统由发送端、信号传播通道和接受模块构成。接收模块收到的信号是串行数据流。为了满足高速传输要求,通信系统一般要求时钟信息包含在数据流中。将周期信息从收到的信号中提出来,然后使用提出的周期时钟信号对接受信号进行重新采值,这个信息处理的过程称为时钟恢复和数据恢复,处理信息的设计就是时钟数据恢复电路设计。该设计所达到的极限工作速度制约着通信系统的最高的传导速度值。本文通过对时钟数据恢复电路的技术进行研究,采用低功耗的设计原理实现了一款速度为1OGb/s的高速低功耗CDR电路设计。首先分析了典型的相关电路结构,着重分析研究了基于二类锁相环的时钟数据恢复电路结构。采用典型的系统分析,建立了电路设计完善的理论模型同时获得了电路设计的关键参数之间的联系。经过对比国内外的相关设计指标最终完成了电路的原理设计。通过建立MATLAB模型得到电路带宽为17MHz系统稳定。其次利用电荷控制技术和半速率技术实现了电路中鉴相器的设计。半速率电荷控制鉴相器有着低功耗高速度和易集成等优点,对比典型的二进制鉴相器设计该设计可以减少一半左右的功耗。利用了源级开关结构技术得到了电路中VI转换的设计,该VI转换具有抑制电荷注入,减小电荷失配,灵敏度高等特点,他在标准的失配比情况下输出电压可选择的范围到达电压域的80%,满足大部分电路的需求。采用四级环振结构和公模重构技术得到了压控振荡器和配套的缓冲器电路设计,振荡器在输出频率为工作频点时不同工艺角下的K值在3.2GHZ/V至5.1GHz/V范围内。缓冲器可以将输出摆幅从百分之四十提高到百分之九十的同时将占空比稳定在百分之五十,满足设计要求。然后使用virtuoso版图工具对设计进行了版图绘制,通过对关键路径的规划、模块间交互线规划、模块保护的方法得到设计的整体版图。最后使用virtuoso软件的仿真工具对时钟数据恢复电路设计进行了整体仿真验证。电路工作频率达到5GHz证明电路属于高速设计。处理的数据速度达到1OGb/s,在不同PVT情况下最大抖动为15ps,功耗为7.5mA×0.9V,芯片面积为170um×150um。对比速度相同的同类CDR电路设计有着明显的低功耗,小面积的优势。本文通过时钟数据恢复电路的研究和分析,得到了一款较低功耗的高速CDR电路。对比传统的设计,本文所实现的设计只需要其十分之一的功耗就可以实现相同的处理速度。通过本课题的研究对模拟电路高速低功耗设计提供了有力的数据支持,同时为国内的时钟数据恢复电路设计做出了一定贡献。(本文来源于《西安电子科技大学》期刊2018-04-01）
李翠玲[5]（2018）在《基于高速CMOS时钟的数据恢复电路设计与仿真》一文中研究指出文中基于2.5 GB/s的高速型数据收发器模型,采用SMIC 0.18μm的双半速率CMOS时钟进行数据的恢复处理。设计CMOS时钟主要包含:提供数据恢复所需等相位间隔参考时钟的1.25 GHz、16相频锁相环电路;采用电流逻辑模式前端电路构成的复用CDR环路;滤除亚稳态时钟的采样超前、滞后鉴相器;选择时钟与相位插值的控制时钟电路,以及基于折半、顺序查询算法的数字滤波电路。并对时钟进行数模混合仿真检测,测试结果表明:电路对于2.5 GB/s的差分输入数据,可快速高效完成数据恢复和时钟定时复位,具备极高的开发与应用前景。(本文来源于《电子设计工程》期刊2018年06期）
胡腾飞,方毅,黄鲁[6]（2018）在《一种低抖动快锁定的时钟数据恢复电路设计》一文中研究指出采用TSMC 0.13μm CMOS工艺,设计了一种基于延迟锁相环(DLL)与锁相环(PLL)混合技术的时钟数据恢复(CDR)电路。它结合延迟锁相环电路追踪速度快和锁相环电路抖动抑制能力强的特点,与通常基于二阶锁相环结构的电路相比,在输出抖动相同的情况下,具有更快的锁定时间。仿真结果表明该电路可以成功恢复出480 MHz伪随机数据,数据峰峰值抖动约为39 ps,即相对抖动约为0.02 UI,锁定时间约为793 ns,较二阶锁相环结构的电路提升了32%。芯片核心电路面积为0.15 mm2,1.2 V电源供电下消耗功耗6.9 m W。(本文来源于《信息技术与网络安全》期刊2018年03期）
黄森[7]（2018）在《高能效低抖动时钟数据恢复电路的关键技术研究与设计》一文中研究指出随着高速SerDes链路传输距离和传输速率的应用需求不断攀升,信道非理想特性引起的传输信号失真和误码问题已变得愈发严重,而时钟数据恢复电路用于解决接收端数据的抖动问题,是决定高速SerDes系统误码率性能的关键模块;同时,物联网应用浪潮的兴起,使得芯片的高能效实现已成为产品的关键竞争力。本文对时钟数据恢复电路及其主要模块的高能效和低抖动设计等关键技术进行了研究,通过理论分析并给出了实际的芯片设计验证。时钟数据恢复电路的重要功能就是从输入数据中恢复出时钟信号再利用此恢复时钟来重定时失真的数据,其抖动性能是关键指标,现有技术常牺牲功耗或电路复杂度来减小抖动。本文提出一种紧凑型1/4速率单环路结构,通过将正交压控振荡器和相位插值器两者结合在同一个时钟数据恢复环路里,消除了双环路结构所需的多相时钟产生环路,从而在降低电路复杂度的同时减少了额外的功耗和抖动来源,在输入数据率10.3125Gb/s下,恢复时钟和数据的峰峰值抖动分别为1.14ps和1.21ps,在1.1V电源电压下的总功耗为4.8mW,对应能效达到0.47mW/Gb/s,占用芯片面积为0.55mm2;另外,本文针对正交压控振荡器提出一种峰值注入耦合技术,通过控制耦合电流大小且只在电感电容压控振荡器输出的波峰附近注入电流,相比传统并联耦合结构最小化耦合电流及其对相位噪声性能的恶化,在2.6GHz输出频率附近的相位噪声为-121.6dBc/Hz,功耗为3.63mW,对应FoM达到184dBc/Hz。所设计时钟数据恢复电路和正交压控振荡器等主要模块在SMIC 40nm CMOS工艺实现,仿真和部分测试验证了设计思想。分频器用来提供时钟数据恢复电路所需频率和相位关系的参考时钟信号。一般来说,多标准的高速SerDes系统会被要求单芯片集成,高速分频器就需要具备宽带可编程特性;而为了节省功耗和芯片面积,通常希望多通道时钟数据恢复电路共享参考时钟电路,这就要求低功耗分频器至少能够产生正交输出信号,但现有工作通常以功耗换取速度,且无法在高速下实现可编程正交输出。本文提出一种可编程分频器和正交分频器的级联结构,通过将可编程分频器产生的较低频信号再由正交分频器处理,降低了产生正交输出的设计难度和功耗;另外,本文针对可编程分频器提出一种基于灵敏放大器结构触发器,通过采用正反馈增强型动态锁存级改善功耗和延迟性能,在低功耗下实现高速操作,最高工作频率为14.8GHz,在1.1V电源电压下的功耗为0.54mW,对应能效达到27.38GHz/mW。所设计可编程正交分频器在SMIC 40nm CMOS工艺实现并测试验证。电压基准源用来产生时钟数据恢复电路所需不随工艺、电源电压和温度变化的参考电压信号。随着片上系统的快速发展,高速SerDes系统需要电压基准源具备良好的电源噪声抑制能力,且要保证宽温度范围内参考电压的稳定性;随着时钟数据恢复电路设计不断向深亚微米级工艺发展,电压基准源要能够在1V甚至更低的电源电压下工作;而移动电子设备的逐渐增多,使得低功耗成为电压基准源设计的必要条件,但现有结构总是无法兼顾低功耗、低温度系数和高电源抑制比性能。本文提出一种高性能的亚阈值CMOS电压基准源,利用负反馈增强型的低压共源共栅结构确保PTAT亚阈值电流的电源噪声抑制能力,电源抑制比最差可达到-55.0dB@30kHz;同时,通过分析设计亚阈值区MOS管的VGS电压的负温度系数并与流过它的PTAT电流进行温度补偿,温度系数平均值可达到19.1ppm/℃@-40℃-120℃,且在0.7V电源电压下的总功耗为8.9μA。所设计CMOS电压基准源在SMIC 40nm CMOS工艺实现并测试验证。(本文来源于《中国科学技术大学》期刊2018-01-01）
高宁,桂江华,吴江[8]（2017）在《一种改进型盲过采样时钟数据恢复电路》一文中研究指出设计一种改进型盲过采样时钟数据恢复电路。电路主要由并行过采样、滤波整形、鉴相编码和数据选择等模块组成。提出的滤波整形电路可以有效改善采样数据流,让电路拥有更高的抑制噪声和干扰的能力。与鉴相编码电路组合工作,可以使整个时钟数据恢复电路的误码率更低,相位锁定时间更短。(本文来源于《电子与封装》期刊2017年12期）
向劲松,陈雪莉,贾元明,张培[9]（2017）在《基于光脉冲位置调制的异步时钟错位采样数据恢复技术》一文中研究指出为提高深空光通信中异步时钟采样信号恢复数据的可靠性,提出了基于光脉冲位置调制的异步时钟错位采样数据恢复方案。该方案将光子探测器阵列输出信号分为两组,其中奇数组信号以一定时隙频率进行采样,偶数组信号延迟半个时隙进行采样,最后对两组采样信号分别进行合并和插值以完成数据恢复。仿真结果表明:错位采样数据恢复方案的采样性能优于传统采样数据恢复方案,当以1倍时隙频率采样时,所提方案能有效减小传统采样方案所带来的信号损失,抑制时延抖动引起的脉冲移位错误,系统性能提升效果明显。(本文来源于《激光与光电子学进展》期刊2017年12期）
刘小强[10]（2017）在《光接收芯片内时钟数据恢复电路的设计》一文中研究指出光纤通讯具有容量大、抗干扰能力强、传输距离远、节能等优点,成为目前研究的热门课题。在光纤通讯的过程中,需要时钟数据恢复电路提取时钟,并对数据进行重定时以抑制抖动。目前我国的主流光纤传输速率是2.5Gbps,随着光纤传输的速度和要求逐步提升,10Gbps的光纤传输速率必将成为未来的主流。因此本论文的主要目标是设计一款中心频率为10Gbps的时钟数据恢复(CDR)电路芯片。论文采用锁相环为基础的时钟数据恢复电路结构,电路包括鉴频器(FD)、鉴相器(PD)、低通滤波器(LPF)、电荷泵(CP)、压控振荡器(VCO)以及重定时模块。为减少抖动积累并产生高频振荡,采用低噪声结构的LC压控振荡器产生高频时钟信号。在电荷泵模块设立参考电平,保证控制电压的变化幅度限制在压控振荡器的线性区以内。鉴频器采用下降选频的新型结构以达到1.35GHz的超大范围频率捕捉,鉴相器采用前置D触发器优化过零点,并使时钟信号保持在数据位中间点采样,为抖动和不确定因素提供最大的裕度。鉴频器和鉴相器可在频率逼近后完成工作切换,缩短捕捉时间,提升了工作效率。通过调节环路参数使系统达到锁定。输入数据经过提取后的时钟重定时,输出抖动大大降低。在Cadence下对时钟数据恢复电路各个模块及整体进行了仿真分析,并给出了基于TSMC 0.18μm工艺的版图绘制和后仿真。前仿真结果表明,本文所设计的时钟数据恢复电路在3.3V的电源电压下整体功耗为90mW,恢复出的10GHz时钟相位噪声为-87.5dBc/Hz,压控振荡器压控增益为1.08GHz/V。在系统锁定后,输出时钟的峰峰值抖动为3ps,重定时后的数据输出抖动峰峰值为4.5ps。芯片版图面积为300μm×500μm,后仿真结果表明,系统锁定后输出时钟峰峰值抖动为6ps,重定时后的数据输出峰峰值抖动为10ps,对比输入数据15ps抖动,起到了很好的抖动抑制效果。(本文来源于《哈尔滨工业大学》期刊2017-06-01）
时钟与数据恢复论文开题报告
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
时钟数据恢复电路(CDR, clock data recovery)是接口电路接收端非常重要的一个模块,CDR环路的稳定性和性能决定了数据接收质量。基于PI(PhaseInterpolation)的时钟数据恢复电路具有Jitterpeaking易控,多通道可share共同时钟从而减少功耗并易于实现等优点,多被应用于SerDes接收端系统中。本文从CDR系统以及实际设计方面考虑,对CDR系统中每个设计环节进行了小信号等效,从而完成整个系统建模,保证了系统稳定性和性能,同时对模块设计有了明确的指导。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
时钟与数据恢复论文参考文献
[1].王锋.高速串行接口时钟数据恢复电路设计[D].电子科技大学.2019
[2].李雷,刘寅.基于PI的时钟数据恢复电路建模[J].中国集成电路.2018
[3].廖启文,Patrick,Yin,CHIANG,祁楠.面向5G通信的高速PAM4信号时钟与数据恢复技术[J].中兴通讯技术.2018
[4].贺一奇.10Gb/s低功耗时钟数据恢复电路设计[D].西安电子科技大学.2018
[5].李翠玲.基于高速CMOS时钟的数据恢复电路设计与仿真[J].电子设计工程.2018
[6].胡腾飞,方毅,黄鲁.一种低抖动快锁定的时钟数据恢复电路设计[J].信息技术与网络安全.2018
[7].黄森.高能效低抖动时钟数据恢复电路的关键技术研究与设计[D].中国科学技术大学.2018
[8].高宁,桂江华,吴江.一种改进型盲过采样时钟数据恢复电路[J].电子与封装.2017
[9].向劲松,陈雪莉,贾元明,张培.基于光脉冲位置调制的异步时钟错位采样数据恢复技术[J].激光与光电子学进展.2017
[10].刘小强.光接收芯片内时钟数据恢复电路的设计[D].哈尔滨工业大学.2017