四串口服务器电路论文和设计-刘建波

全文摘要

本实用新型公开了四串口服务器电路，涉及嵌入式领域，能够替代标准的串口服务器，完成雷达接收机的接口设计，结构紧凑，体积小。本实用新型包括：J30J连接器，四个串口收发器、CPU、以太网网卡、RJ45接口。四个串口收发器并联，并联的两端分别连接J30J连接器和CPU，CPU连接以太网网卡，以太网网卡连接RJ45接口。本实用新型适用于体积狭小、且需要多串口设计的接口系统中，主要实现内建多串口接设计、远程以太网数据通信等功能，解决系统中的高速通信接口设计问题。

主设计要求

1.四串口服务器电路，其特征在于，包括：J30J连接器，四个串口收发器、CPU、以太网网卡、RJ45接口、定时模块，四个串口收发器并联，并联的两端分别连接J30J连接器和CPU，CPU连接以太网网卡，以太网网卡连接RJ45接口，CPU还连接定时模块。

设计方案

2.根据权利要求1所述的电路，其特征在于，所述串口收发器采用RS422双通道串口收发器。

3.根据权利要求1所述的电路，其特征在于，所述CPU采用FPGA芯片。

4.根据权利要求3所述的电路，其特征在于，所述FPGA芯片采用乒乓接口双口RAM结构。

设计说明书

技术领域

本实用新型涉及嵌入式领域，尤其涉及四串口服务器电路。

背景技术

在通用型串口服务器产品中，例如：MOXA公司的NPort 5430系列产品等，往往体积比较大，而且功能复杂，不适合在体积要求严格、紧凑型设备中使用。

在雷达接收机中，很难有单独的空间用来放置标准的串口服务器，并且雷达接收机所需要的串口服务器的功能比较简单，标准产品很多附加功能无需使用，标准的串口服务器占用了设备安装体积，增加设备成本。

因此，现有技术中缺乏一种适用于雷达接收机的串口服务器，能满足雷达接收机的需求，串口精简，结构紧凑。

发明内容

本实用新型提供了四串口服务器电路，能够替代标准的串口服务器，完成雷达接收机的接口设计，结构紧凑，体积小。

为达到上述目的，本实用新型采用如下技术方案：

四串口服务器电路，包括：J30J连接器，四个串口收发器、CPU、以太网网卡、RJ45接口。四个串口收发器并联，并联的两端分别连接J30J连接器和CPU，CPU连接以太网网卡，以太网网卡连接RJ45接口。

进一步的，所述串口收发器采用RS422双通道串口收发器。

进一步的，所述CPU采用FPGA芯片。

进一步的，所述FPGA芯片采用乒乓接口双口RAM结构。

本实用新型的有益效果是：

本实用新型将串口精简为四个，采用双通道串口收发器，尽量缩减了串口数量，缩小了电路体积，同时保证了串口数据的完整性，适合在紧凑型小体积模块内运行，安装在雷达接收机中减少了占用的空间，同时满足了系统设计的需求。

附图说明

为了更清楚地说明本实用新型实施例中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本实用新型的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。

图1是实施例的结构示意图；

图2是实施例的系统固件方案框图。

具体实施方式

为使本领域技术人员更好地理解本实用新型的技术方案，下面结合具体实施方式对本实用新型作进一步详细描述。

本实用新型实施例提供的四串口服务器电路，如图1所示，包括：J30J连接器，四个串口收发器、CPU、以太网网卡、RJ45接口、供电电源、定时模块。

四个串口收发器并联，并联的两端分别连接J30J连接器和CPU，CPU连接以太网网卡，以太网网卡连接RJ45接口。以太网网卡接入的以太网为千兆以太网，采用UDP传输协议。

串口收发器采用RS422双通道串口收发器，CPU采用FPGA芯片，并且采用乒乓接口双口RAM结构，CPU还连接定时模块。供电电源采用低压LDO（low dropout regulator低压差线性稳压器）。

串口收发器的参数包括波特率：2400～25600bps；起始位：1位；停止位：1位；校验位：无。

以太网网卡采用W5500专用以太网芯片，RJ45接口采用带变压器的国产HR911130A，RJ45与CPU接口采用SPI接口。以太网芯片内部集成全硬件TCP\/IP协议栈+MAC+PHY。

全硬件协议栈技术采用硬件逻辑门电路实现复杂的TCP\/IP协议簇，其应用具有简单快速、可靠性高、安全性好等显著优势；内部集成MAC和PHY工艺，使得单片机接入以太网方案的硬件设计更为简捷和高效。

以太网芯片的参数包括：

支持TCP,UDP,ICMP,IPv4,ARP,IGMP,PPPoE协议；

集成802.3以太网MAC；

支持自动协商（全\/半双工，10M\/100M)；

主机接口:SPI高速串行外设接口（最高80Mhz）；

32bytes片上缓存供TCP\/IP包处理。

固件方案框图如图2所示，固件采用模块化设计，分为串口收发模块、波特率选择模块、串口缓冲区、数据交换双口RAM、UDP收发模块、定时模块、CPU模块。

串口收发模块包括UART_TX1、UART_RX1、UART_TX2、UART_RX2、UART_TX3、UART_RX3、UART_TX4、UART_RX4。UART_TX1、UART_TX2、UART_TX3、UART_TX4传递数据至串口缓冲区TX_BUFFER，UART_RX1、UART_RX2、UART_RX3、UART_RX4传递数据至串口缓冲区RX_BUFFER。

数据交换双口RAM包括UDP_TX_DRAM和UDP_RX_DRAM。UDP_TX_DRAM、UDP_RX_DRAM分别连接UDP收发模块中的UDP_TX和UDP_RX。

CPU模块为CPU_CTL。

固件系统采用全双工设计，发射和接收可同时工作，但本模块主要用来做接收用，发送数据量很低。

固件平台：Intel FPGA EP4CE22E22I7N；

固件语言：verilog。

固件工作流程如下：

当系统加电后，定时器产生1ms中断，作为整个系统中断，然后初始化系统中4串口模块和1UDP模块，模块初始化完成后，等待数据接收或发送；

当4路串口开始接收数据，然后各串口模块的接收模块将接收到的数据分别送入串口缓冲区，因为串口接收为慢速模块（最快256000bps），等待系统1ms中断，当CPU模块接收到1ms中断后，CPU模块将各串口缓冲区的数据高速写入UDP的接收双口RAM中，写入完成后，启动UDP发送，将数据通过网络完成发送。

发送为接收过程的逆操作，UDP收到外部的数据后，将数据存入UDP接收缓冲区，同时由CPU解析数据，再分配到相应的串口缓冲区，最后启动相应串口发送。

本实用新型的有益效果是：

利用了FPGA特有的并行能力完成了各模块的功能设计，适合紧凑型小体积模块内运行；设计灵活性高，通过软件方式实现，所有功能，均集成在主控CPU内；功能简单，不浪费资源的同时能够满足系统设计要求。

以上所述，仅为本实用新型的具体实施方式，但本实用新型的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本实用新型揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本实用新型的保护范围之内。因此，本实用新型的保护范围应该以权利要求的保护范围为准。

设计图

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