全文摘要
本实用新型提供了一种宽输入电压范围的差分接收器电路，包括：比较器电路，所述比较器电路的第一输入端连接有第一电阻分压电路，所述比较器电路的第二输入端连接有第二电阻分压电路，所述比较器电路的输出端连接有输出缓冲电路，所述输出缓冲电路由四极反相器组成。本实用新型在电路正常工作时，电阻分压电路将输入电压信号按比例衰减到比较器电路承受范围内再送入比较器进行信号接收。
主设计要求
1.一种宽输入电压范围的差分接收器电路，其特征在于，包括：比较器电路，所述比较器电路的第一输入端连接有第一电阻分压电路，所述比较器电路的第二输入端连接有第二电阻分压电路，所述比较器电路的输出端连接有输出缓冲电路，所述输出缓冲电路由四极反相器组成。
设计方案
1.一种宽输入电压范围的差分接收器电路，其特征在于，包括：
比较器电路，所述比较器电路的第一输入端连接有第一电阻分压电路，所述比较器电路的第二输入端连接有第二电阻分压电路，所述比较器电路的输出端连接有输出缓冲电路，所述输出缓冲电路由四极反相器组成。
2.根据权利要求1所述的宽输入电压范围的差分接收器电路，其特征在于，所述第一电阻分压电路包括第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第一PMOS管、第二PMOS管、第一电阻、第二电阻、第三电阻、第四电阻、信号正输入端和第一输出端；其中，
所述第一电阻的第一端与所述信号正输入端电连接，所述第一电阻的第二端分别与第二NMOS管的栅极与源极、第三NMOS管的漏极、第二电阻的第一端和第三电阻的第一端电连接；
所述第一NMOS管的源极与所述第二NMOS管的漏极电连接，所述第一NMOS管的栅极和源极均与电源端电连接；
所述第二电阻的第二端与所述电源端电连接；
所述第三NMOS管的栅极与所述第四NMOS管的漏极电连接，所述第三NMOS管的源极与接地端电连接；
所述第四NMOS管的源极与所述接地端电连接，所述第四NMOS管的栅极分别与第一PMOS管的栅极和漏极、第二PMOS管的漏极和第五NMOS管的栅极电连接；
所述第五NMOS管的源极与所述接地端电连接，所述第五NMOS管的漏极与所述第二PMOS管的栅极电连接；
所述第一PMOS管的源极和所述第二PMOS管的源极分别与电源端电连接；
所述第三电阻的第二端和所述第四电阻的第一端电连接形成所述第一输出端，所述第一输出端与所述比较器电路的第一输入端电连接，且所述第四电阻的第二端与所述接地端电连接。
3.根据权利要求2所述的宽输入电压范围的差分接收器电路，其特征在于，所述第二电阻分压电路包括第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第三PMOS管、第四PMOS管、第五电阻、第六电阻、第七电阻、第八电阻、信号负输入端和第二输出端；其中，
所述第五电阻的第一端与所述信号负输入端电连接，所述第五电阻的第二端分别与第七NMOS管的栅极与源极、第八NMOS管的漏极、第六电阻的第一端和第七电阻的第一端电连接；
所述第六NMOS管的源极与所述第七NMOS管的漏极电连接，所述第六NMOS管的栅极和源极均与电源端电连接；
所述第六电阻的第二端与所述电源端电连接；
所述第八NMOS管的栅极与所述第九NMOS管的漏极电连接，所述第八NMOS管的源极与接地端电连接；
所述第九NMOS管的源极与所述接地端电连接，所述第九NMOS管的栅极分别与第三PMOS管的栅极和漏极、第四PMOS管的漏极和第十NMOS管的栅极电连接；
所述第十NMOS管的源极与所述接地端电连接，所述第十NMOS管的漏极与所述第四PMOS管的栅极电连接；
所述第三PMOS管的源极和所述第四PMOS管的源极分别与电源端电连接；
所述第七电阻的第二端和所述第八电阻的第一端电连接形成所述第二输出端，所述第二输出端与所述比较器电路的第二输入端电连接，且所述第八电阻的第二端与所述接地端电连接。
4.根据权利要求3所述的宽输入电压范围的差分接收器电路，其特征在于，所述比较器电路包括第十一NMOS管、第十二NMOS管、第十三NMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第一电压输入端和第三输出端；其中，
所述第十一NMOS管的栅极分别与所述第一电阻分压电路的第一输出端和所述第十二NMOS管的栅极电连接，所述第十一NMOS管的漏极与所述第七PMOS管的源极电连接，所述第十一NMOS管的源极分别与所述第十二NMOS管的源极、所述第十三NMOS管的源极、所述第十四NMOS管的源极和所述第十五NMOS管的漏极电连接；
所述第十二NMOS管的漏极分别与所述第七PMOS管的漏极、所述第五PMOS管的漏极和栅极、第六PMOS管的栅极电连接；
所述第十三NMOS管的栅极与第二电阻分压电路的第二输出端电连接，所述第十三NMOS管的漏极分别与所述第八PMOS管的源极、所述第六PMOS管的漏极和所述第九PMOS管的栅极电连接；
所述第十四NMOS管的栅极与地电平电连接，所述第十四NMOS管的漏极与所述第八PMOS管的漏极电连接；
所述第十五NMOS管的栅极分别与第一电压输入端和所述第十六NMOS管的栅极电连接，所述第十五NMOS管的源极与地电平电连接；
所述第十六NMOS管的源极与地电平电连接，所述第十六NMOS管的漏极与所述第九PMOS管的漏极和所述第七PMOS管的栅极电连接，形成所述第三输出端，所述第三输出端与所述输出缓冲电路的输入端电连接；
所述第五PMOS管的源极与电源端电连接；
所述第六PMOS管的源极与电源端电连接；
所述第八PMOS管的栅极与地电平电连接；
所述第九PMOS管的源极与电源端电连接。
5.根据权利要求4所述的宽输入电压范围的差分接收器电路，其特征在于，所述输出缓冲电路包括第十PMOS管、第十一PMOS管、第十二PMOS管、第十三PMOS管、第十七NMOS管、第十八NMOS管、第十九NMOS管、第二十NMOS管和电压输出端；其中，
所述第十PMOS管的栅极和所述第十七NMOS管的栅极均与所述第三输出端电连接，所述第十PMOS管的源极与所述电源端电连接，所述第十PMOS管的漏极分别与所述第十七NMOS管的漏极、所述第十一PMOS管的栅极和所述第十八NMOS管的栅极电连接；
所述第十一PMOS管的源极与所述电源端电连接，所述第十一PMOS管的漏极分别与所述第十八NMOS管的漏极、所述第十二PMOS管的栅极和所述第十九NMOS管的栅极电连接；
所述第十二PMOS管的源极与所述电源端电连接，所述第十二PMOS管的漏极分别与所述第十九NMOS管的漏极、所述第十三PMOS管的栅极和所述第二十NMOS管的栅极电连接；
所述第十三PMOS管的源极与所述电源端电连接，所述第十三PMOS管的漏极和所述第二十NMOS管的漏极均与所述接收器电路信号输出端电连接；
所述第十七NMOS管的源极、所述第十八NMOS管的源极、所述第十九NMOS管的源极和所述第二十NMOS管的源极均与低电平电连接。
设计说明书
技术领域
本实用新型涉及集成电路设计领域，特别涉及一种宽输入电压范围的差分接收器电路。
背景技术
在模拟电路中，尤其各类收发器中，经常使用信号接收电路接收前级输出的电平信号，转换成相应的逻辑信号输出。常规的差分信号接收电路由二级开环比较器和输出驱动电路组成。比较器采用两级放大结构，第一级放大利用差分电路抑制共模信号的干扰，提高了共模抑制比，减少了信号中噪声的干扰；第二级放大利用共源共栅电路对失调电压进行抑制；在增大输出负载能力的同时，也能对输出波形进行整形。在标准CMOS工艺下，电路检测的输入信号电平范围较小。随着半导体工艺的特征尺寸进入深亚微米，该电路检测的输入信号电平通常为0-3.3V，甚至更低，导致应用场合十分受限。
实用新型内容
本实用新型提供了一种宽输入电压范围的差分接收器电路，其目的是为了解决差分接收器电路中，在标准CMOS工艺下，信号检测电压范围较小，高压下容易发生击穿使电路失效的问题。
为了达到上述目的，本实用新型的实施例提供了一种宽输入电压范围的差分接收器电路，包括：
比较器电路，所述比较器电路的第一输入端连接有第一电阻分压电路，所述比较器电路的第二输入端连接有第二电阻分压电路，所述比较器电路的输出端连接有输出缓冲电路，所述输出缓冲电路由四极反相器组成。
其中，所述第一电阻分压电路包括第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第一PMOS管、第二PMOS管、第一电阻、第二电阻、第三电阻、第四电阻、信号正输入端和第一输出端；其中，
所述第一电阻的第一端与所述信号正输入端电连接，所述第一电阻的第二端分别与第二NMOS管的栅极与源极、第三NMOS管的漏极、第二电阻的第一端和第三电阻的第一端电连接；
所述第一NMOS管的源极与所述第二NMOS管的漏极电连接，所述第一NMOS管的栅极和源极均与电源端电连接；
所述第二电阻的第二端与所述电源端电连接；
所述第三NMOS管的栅极与所述第四NMOS管的漏极电连接，所述第三NMOS管的源极与接地端电连接；
所述第四NMOS管的源极与所述接地端电连接，所述第四NMOS管的栅极分别与第一PMOS管的栅极和漏极、第二PMOS管的漏极和第五NMOS管的栅极电连接；
所述第五NMOS管的源极与所述接地端电连接，所述第五NMOS管的漏极与所述第二PMOS管的栅极电连接；
所述第一PMOS管的源极和所述第二PMOS管的源极分别与电源端电连接；
所述第三电阻的第二端和所述第四电阻的第一端电连接形成所述第一输出端，所述第一输出端与所述比较器电路的第一输入端电连接，且所述第四电阻的第二端与所述接地端电连接。
其中，所述第二电阻分压电路包括第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第三PMOS管、第四PMOS管、第五电阻、第六电阻、第七电阻、第八电阻、信号负输入端和第二输出端；其中，
所述第五电阻的第一端与所述信号负输入端电连接，所述第五电阻的第二端分别与第七NMOS管的栅极与源极、第八NMOS管的漏极、第六电阻的第一端和第七电阻的第一端电连接；
所述第六NMOS管的源极与所述第七NMOS管的漏极电连接，所述第六NMOS管的栅极和源极均与电源端电连接；
所述第六电阻的第二端与所述电源端电连接；
所述第八NMOS管的栅极与所述第九NMOS管的漏极电连接，所述第八NMOS管的源极与接地端电连接；
所述第九NMOS管的源极与所述接地端电连接，所述第九NMOS管的栅极分别与第三PMOS管的栅极和漏极、第四PMOS管的漏极和第十NMOS管的栅极电连接；
所述第十NMOS管的源极与所述接地端电连接，所述第十NMOS管的漏极与所述第四PMOS管的栅极电连接；
所述第三PMOS管的源极和所述第四PMOS管的源极分别与电源端电连接；
所述第七电阻的第二端和所述第八电阻的第一端电连接形成所述第二输出端，所述第二输出端与所述比较器电路的第二输入端电连接，且所述第八电阻的第二端与所述接地端电连接。
其中，所述比较器电路包括第十一NMOS管、第十二NMOS管、第十三NMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管、第五PMOS管、第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第一电压输入端和第三输出端；其中，
所述第十一NMOS管的栅极分别与所述第一电阻分压电路的第一输出端和所述第十二NMOS管的栅极电连接，所述第十一NMOS管的漏极与所述第七PMOS管的源极电连接，所述第十一NMOS管的源极分别与所述第十二NMOS管的源极、所述第十三NMOS管的源极、所述第十四NMOS管的源极和所述第十五NMOS管的漏极电连接；
所述第十二NMOS管的漏极分别与所述第七PMOS管的漏极、所述第五PMOS管的漏极和栅极、第六PMOS管的栅极电连接；
所述第十三NMOS管的栅极与第二电阻分压电路的第二输出端电连接，所述第十三NMOS管的漏极分别与所述第八PMOS管的源极、所述第六PMOS管的漏极和所述第九PMOS管的栅极电连接；
所述第十四NMOS管的栅极与地电平电连接，所述第十四NMOS管的漏极与所述第八PMOS管的漏极电连接；
所述第十五NMOS管的栅极分别与第一电压输入端和所述第十六NMOS管的栅极电连接，所述第十五NMOS管的源极与地电平电连接；
所述第十六NMOS管的源极与地电平电连接，所述第十六NMOS管的漏极与所述第九PMOS管的漏极和所述第七PMOS管的栅极电连接，形成所述第三输出端，所述第三输出端与所述输出缓冲电路的输入端电连接；
所述第五PMOS管的源极与电源端电连接；
所述第六PMOS管的源极与电源端电连接；
所述第八PMOS管的栅极与地电平电连接；
所述第九PMOS管的源极与电源端电连接。
其中，所述输出缓冲电路包括第十PMOS管、第十一PMOS管、第十二PMOS管、第十三PMOS管、第十七NMOS管、第十八NMOS管、第十九NMOS管、第二十NMOS管和电压输出端；其中，
所述第十PMOS管的栅极和所述第十七NMOS管的栅极均与所述第三输出端电连接，所述第十PMOS管的源极与所述电源端电连接，所述第十PMOS管的漏极分别与所述第十七NMOS管的漏极、所述第十一PMOS管的栅极和所述第十八NMOS管的栅极电连接；
所述第十一PMOS管的源极与所述电源端电连接，所述第十一PMOS管的漏极分别与所述第十八NMOS管的漏极、所述第十二PMOS管的栅极和所述第十九NMOS管的栅极电连接；
所述第十二PMOS管的源极与所述电源端电连接，所述第十二PMOS管的漏极分别与所述第十九NMOS管的漏极、所述第十三PMOS管的栅极和所述第二十NMOS管的栅极电连接；
所述第十三PMOS管的源极与所述电源端电连接，所述第十三PMOS管的漏极和所述第二十NMOS管的漏极均与所述接收器电路信号输出端电连接；
所述第十七NMOS管的源极、所述第十八NMOS管的源极、所述第十九NMOS管的源极和所述第二十NMOS管的源极均与低电平电连接。
本实用新型的上述方案有如下的有益效果：
本实用新型的上述实施例所述的宽输入电压范围的差分接收器电路通过增加电阻分压网络，将差分输入信号电平进行衰减再送入比较器电路，从而拓宽了在标准CMOS工艺中差分接收器电路的输入电压范围，使得其可以应用于高压场合；同时通过在电路中加入第七PMOS管、第八PMOS管、第十一NMOS管和第十四NMOS管来对比较器的输入端加入固定失调电压，使其具有迟滞比较功能，从而避免了检测的输入信号电平中的噪声等干扰引起错误的逻辑输出。
附图说明
图1是本实用新型的电路连接示意图。
【附图标记说明】
1-第一NMOS管；2-第二NMOS管；3-第三NMOS管；4-第四NMOS管；5-第五NMOS管；6-第一PMOS管；7-第二PMOS管；8-第一电阻；9-第二电阻；10-第三电阻；11-第四电阻；12-第六NMOS管；13-第七NMOS管；14-第八NMOS管；15-第九NMOS管；16-第十NMOS管；17-第三PMOS管；18-第四PMOS管；19-第五电阻；20-第六电阻；21-第七电阻；22-第八电阻；23-第十一NMOS管；24-第十二NMOS管；25-第十三NMOS管；26-第十四NMOS管；27-第十五NMOS管；28-第十六NMOS管；29-第五PMOS管；30-第六PMOS管；31-第七PMOS管；32-第八PMOS管；33-第九PMOS管；34-第十PMOS管；35-第十一PMOS管；36-第十二PMOS管；37-第十三PMOS管；38-第十七NMOS管；39-第十八NMOS管；40-第十九NMOS管；41-第二十NMOS管。
具体实施方式
为使本实用新型要解决的技术问题、技术方案和优点更加清楚，下面将结合附图及具体实施例进行详细描述。
本实用新型针对现有的差分接收器电路中，在标准CMOS工艺下，信号检测电压范围较小，高压下容易发生击穿使电路失效的问题，提供了一种宽输入电压范围的差分接收器电路。
如图1所示，本实用新型的实施例提供了一种宽输入电压范围的差分接收器电路，包括：比较器电路，所述比较器电路的第一输入端连接有第一电阻8分压电路，所述比较器电路的第二输入端连接有第二电阻9分压电路，所述比较器电路的输出端连接有输出缓冲电路，所述输出缓冲电路由四极反相器组成。
本实用新型的上述实施例所述的宽输入电压范围的差分接收器电路由两个电阻分压电路、一个比较器电路、一个输出缓冲电路组成，将差分输入信号电平送入电阻分压网络进行衰减后再送入比较器电路，从而拓宽了在标准CMOS工艺中差分接收器电路的输入电压范围，使得其可以应用于高压场合；同时通过在电路中加入第七PMOS管31、第八PMOS管32、第十一NMOS管23和第十四NMOS管26来对比较器的输入端加入固定失调电压，使其具有迟滞比较功能，从而避免了检测的输入信号电平中的噪声等干扰引起错误的逻辑输出。
其中，所述第一电阻8分压电路包括第一NMOS管1、第二NMOS管2、第三NMOS管3、第四NMOS管4、第五NMOS管5、第一PMOS管6、第二PMOS管7、第一电阻8、第二电阻9、第三电阻10、第四电阻11、信号正输入端VOH<\/sub>和第一输出端VOA；其中，所述第一电阻8的第一端与所述信号正输入端VOH<\/sub>电连接，所述第一电阻8的第二端分别与第二NMOS管2的栅极与源极、第三NMOS管3的漏极、第二电阻9的第一端和第三电阻10的第一端电连接；所述第一NMOS管1的源极与所述第二NMOS管2的漏极电连接，所述第一NMOS管1的栅极和源极均与电源端电连接；所述第二电阻9的第二端与所述电源端电连接；所述第三NMOS管3的栅极与所述第四NMOS管4的漏极电连接，所述第三NMOS管3的源极与接地端电连接；所述第四NMOS管4的源极与所述接地端电连接，所述第四NMOS管4的栅极分别与第一PMOS管6的栅极和漏极、第二PMOS管7的漏极和第五NMOS管5的栅极电连接；所述第五NMOS管5的源极与所述接地端电连接，所述第五NMOS管5的漏极与所述第二PMOS管7的栅极电连接；所述第一PMOS管6的源极和所述第二PMOS管7的源极分别与电源端电连接；所述第三电阻10的第二端和所述第四电阻11的第一端电连接形成所述第一输出端VOA，所述第一输出端VOA与所述比较器电路的第一输入端电连接，且所述第四电阻11的第二端与所述接地端电连接。
其中，所述第二电阻9分压电路包括第六NMOS管12、第七NMOS管13、第八NMOS管14、第九NMOS管15、第十NMOS管16、第三PMOS管17、第四PMOS管18、第五电阻19、第六电阻20、第七电阻21、第八电阻22、信号负输入端VOL<\/sub>和第二输出端VOB；其中，所述第五电阻19的第一端与所述信号负输入端VOL<\/sub>电连接，所述第五电阻19的第二端分别与第七NMOS管13的栅极与源极、第八NMOS管14的漏极、第六电阻20的第一端和第七电阻21的第一端电连接；所述第六NMOS管12的源极与所述第七NMOS管13的漏极电连接，所述第六NMOS管12的栅极和源极均与电源端电连接；所述第六电阻20的第二端与所述电源端电连接；所述第八NMOS管14的栅极与所述第九NMOS管15的漏极电连接，所述第八NMOS管14的源极与接地端电连接；所述第九NMOS管15的源极与所述接地端电连接，所述第九NMOS管15的栅极分别与第三PMOS管17的栅极和漏极、第四PMOS管18的漏极和第十NMOS管16的栅极电连接；所述第十NMOS管16的源极与所述接地端电连接，所述第十NMOS管16的漏极与所述第四PMOS管18的栅极电连接；所述第三PMOS管17的源极和所述第四PMOS管18的源极分别与电源端电连接；所述第七电阻21的第二端和所述第八电阻22的第一端电连接形成所述第二输出端VOB，所述第二输出端VOB与所述比较器电路的第二输入端电连接，且所述第八电阻22的第二端与所述接地端电连接。
其中，所述比较器电路包括第十一NMOS管23、第十二NMOS管24、第十三NMOS管25、第十四NMOS管26、第十五NMOS管27、第十六NMOS管28、第五PMOS管29、第六PMOS管30、第七PMOS管31、第八PMOS管32、第九PMOS管33、第一电压输入端Vb和第三输出端Voc；其中，所述第十一NMOS管23的栅极分别与所述第一电阻8分压电路的第一输出端VOA和所述第十二NMOS管24的栅极电连接，所述第十一NMOS管23的漏极与所述第七PMOS管31的源极电连接，所述第十一NMOS管23的源极分别与所述第十二NMOS管24的源极、所述第十三NMOS管25的源极、所述第十四NMOS管26的源极和所述第十五NMOS管27的漏极电连接；所述第十二NMOS管24的漏极分别与所述第七PMOS管31的漏极、所述第五PMOS管29的漏极和栅极、第六PMOS管30的栅极电连接；所述第十三NMOS管25的栅极与第二电阻9分压电路的第二输出端VOB电连接，所述第十三NMOS管25的漏极分别与所述第八PMOS管32的源极、所述第六PMOS管30的漏极和所述第九PMOS管33的栅极电连接；所述第十四NMOS管26的栅极与地电平电连接，所述第十四NMOS管26的漏极与所述第八PMOS管32的漏极电连接；所述第十五NMOS管27的栅极分别与第一电压输入端Vb和所述第十六NMOS管28的栅极电连接，所述第十五NMOS管27的源极与地电平电连接；所述第十六NMOS管28的源极与地电平电连接，所述第十六NMOS管28的漏极与所述第九PMOS管33的漏极和所述第七PMOS管31的栅极电连接，形成所述第三输出端Voc，所述第三输出端Voc与所述输出缓冲电路的输入端Vin电连接；所述第五PMOS管29的源极与电源端电连接；所述第六PMOS管30的源极与电源端电连接；所述第八PMOS管32的栅极与地电平电连接；所述第九PMOS管33的源极与电源端电连接。
其中，所述输出缓冲电路包括第十PMOS管34、第十一PMOS管35、第十二PMOS管36、第十三PMOS管37、第十七NMOS管38、第十八NMOS管39、第十九NMOS管40、第二十NMOS管41和电压输出端；其中，所述第十PMOS管34的栅极和所述第十七NMOS管38的栅极均与所述第三输出端Voc电连接，所述第十PMOS管34的源极与所述电源端电连接，所述第十PMOS管34的漏极分别与所述第十七NMOS管38的漏极、所述第十一PMOS管35的栅极和所述第十八NMOS管39的栅极电连接；所述第十一PMOS管35的源极与所述电源端电连接，所述第十一PMOS管35的漏极分别与所述第十八NMOS管39的漏极、所述第十二PMOS管36的栅极和所述第十九NMOS管40的栅极电连接；所述第十二PMOS管36的源极与所述电源端电连接，所述第十二PMOS管36的漏极分别与所述第十九NMOS管40的漏极、所述第十三PMOS管37的栅极和所述第二十NMOS管41的栅极电连接；所述第十三PMOS管37的源极与所述电源端电连接，所述第十三PMOS管37的漏极和所述第二十NMOS管41的漏极均与所述接收器电路信号输出端VOUT<\/sub>电连接；所述第十七NMOS管38的源极、所述第十八NMOS管39的源极、所述第十九NMOS管40的源极和所述第二十NMOS管41的源极均与低电平电连接。
本实用新型的上述实施例所述的宽输入电压范围的差分接收器电路由两个电阻分压电路、一个比较器电路、一个输出缓冲电路组成，将差分输入信号电平送入电阻分压网络进行衰减后再送入比较器电路，从而拓宽了在标准CMOS工艺中差分接收器电路的输入电压范围，使得其可以应用于高压场合；同时通过在电路中加入第七PMOS管31、第八PMOS管32、第十一NMOS管23和第十四NMOS管26来对比较器的输入端加入固定失调电压，使其具有迟滞比较功能，从而避免了检测的输入信号电平中的噪声等干扰引起错误的逻辑输出。
以上所述是本实用新型的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本实用新型所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本实用新型的保护范围。
设计图
相关信息详情
申请码:申请号:CN201920081322.1
申请日:2019-01-17
公开号:公开日:国家:CN
国家/省市:43(湖南)
授权编号:CN209390047U
授权时间:20190913
主分类号:H04B 1/10
专利分类号:H04B1/10;H04B1/16
范畴分类:39B;
申请人:湖南进芯电子科技有限公司
第一申请人:湖南进芯电子科技有限公司
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第一发明人:黄嵩人
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