全文摘要
一种三维势垒限制的硅基杂质原子晶体管及其制备方法，该杂质原子晶体管至少包括：一源区硅电导台面与一漏区硅电导台面，对称分布于一SOI基片之上；一硅纳米线结构，位于SOI基片之上，连接源区硅电导台面与漏区硅电导台面；氧化物薄层，制备于源区硅电导台面、漏区硅电导台面和硅纳米线结构的表面；一U型双栅条电极结构，覆于硅纳米线结构的氧化物薄层上，并垂直于硅纳米线结构；一单栅条电极结构，覆于硅纳米线结构的氧化物薄层上，垂直于硅纳米线方向，位于U型双栅条电极结构中两个栅条的中间。本发明提供的三维势垒限制的硅基杂质原子晶体管，通过U型双栅条电极结构，加强杂质原子量子点的三维势垒限制，有效提高工作温度。
主设计要求
1.一种三维势垒限制的硅基杂质原子晶体管，至少包括：一源区硅电导台面(13)、一漏区硅电导台面(14)，对称分布于一SOI(00)衬底之上；一硅纳米线结构(12)，位于所述SOI基片之上，连接所述源区硅电导台面(13)与所述漏区硅电导台面(14)；氧化物薄层，制备于所述源区硅电导台面(13)、所述漏区硅电导台面(14)和所述硅纳米线结构(12)的表面；一U型双栅条电极结构(15)，覆于所述硅纳米线结构(12)的氧化物薄层表面，并垂直于所述硅纳米线结构(12)；以及一单栅条电极结构(16)，覆于所述硅纳米线结构(12)的氧化物薄层上，垂直于所述硅纳米线(12)方向，位于所述U型双栅条电极结构(15)中两个栅条的中间。
设计方案
1.一种三维势垒限制的硅基杂质原子晶体管，至少包括：
一源区硅电导台面(13)、一漏区硅电导台面(14)，对称分布于一SOI(00)衬底之上；
一硅纳米线结构(12)，位于所述SOI基片之上，连接所述源区硅电导台面(13)与所述漏区硅电导台面(14)；
氧化物薄层，制备于所述源区硅电导台面(13)、所述漏区硅电导台面(14)和所述硅纳米线结构(12)的表面；
一U型双栅条电极结构(15)，覆于所述硅纳米线结构(12)的氧化物薄层表面，并垂直于所述硅纳米线结构(12)；以及
一单栅条电极结构(16)，覆于所述硅纳米线结构(12)的氧化物薄层上，垂直于所述硅纳米线(12)方向，位于所述U型双栅条电极结构(15)中两个栅条的中间。
2.根据权利要求1所述杂质原子晶体管，其特征在于，所述源区硅电导台面(13)、所述漏区硅电导台面(14)和所述硅纳米线结构(12)的掺杂类型同为N型或P型，掺杂浓度在5×1016<\/sup>cm-3<\/sup>至5×1019<\/sup>cm-3<\/sup>之间。
3.根据权利要求1所述杂质原子晶体管，其特征在于，所述硅纳米线(12)的直径为3nm～100nm。
4.根据权利要求1所述杂质原子晶体管，其特征在于，所述U型双栅条电极结构(15)与所述单栅条电极结构(16)的栅长为20nm～100nm；所述单栅条电极结构与所述U型双栅条电极结构中每个栅条的距离为20nm～100nm。
5.根据权利要求1所述杂质原子晶体管，其特征在于，所述氧化物薄层的材料包括：SiO2<\/sub>、氮氧化物、HfO2<\/sub>、ZrO2<\/sub>、Ta2<\/sub>O5<\/sub>、Si3<\/sub>N4<\/sub>、(Ba，Sr)TiO3<\/sub>或Pb(Zrx<\/sub>Ti1-x<\/sub>)O3<\/sub>，其中0≤x≤1。
6.根据权利要求1所述杂质原子晶体管，其特征在于，所述双栅极导电结构(15)和所述单栅极导电结构(16)的材料为多晶硅、多晶硅\/锗、金属、金属化合物或其组合。
7.根据权利要求1所述杂质原子晶体管，该杂质原子晶体管还包括电极结构，包括：
一源欧姆接触电极(17)，位于所述源区硅电导台面(13)上；
一漏欧姆接触电极(18)，位于所述漏区硅电导台面(14)上；
一U型双栅条欧姆接触电极(19)，位于所述U型双栅条电极结构(15)上；以及
一单栅条欧姆接触电极(20)，位于所述单栅条电极结构(16)上。
8.根据权利要求7所述杂质原子晶体管，其特征在于，所述源欧姆接触电极(17)和漏欧姆接触电极(18)的欧姆接触电极采用的材料为退火处理后的Ni\/Al合金；所述U型双栅条欧姆接触电极(19)和所述单栅条欧姆接触电极(20)采用的材料为退火处理后的Ni\/Al合金。
9.一种制备权利要求1至8中任一项所述三维势垒限制的硅基杂质原子晶体管的方法，该方法包括：
淀积一SiO2<\/sub>掩膜层于在SOI基片(00)的顶层硅中，并对所述SiO2<\/sub>掩膜层进行离子注入；
制备一源区硅电导台面(13)、一漏区硅电导台面(14)和一硅纳米线结构(12)于离子注入后的顶层硅上；
形成一氧化物薄层于所述硅纳米线结构(12)、所述源区硅电导台面(13)和所述漏区硅电导台面(14)的表面；以及
制备一U型双栅条电极结构(15)和一单栅条电极结构(16)于所述氧化物薄膜上。
10.根据权利要求9所述制备方法，其特征在于，所述源区硅电导台面(13)、所述漏区硅电导台面(14)与所述硅纳米线结构(12)通过刻蚀工艺制备得到。
11.根据权利要求9所述制备方法，其特征在于，所述氧化物薄层通过热氧化或者气相沉积方法制备得到。
12.根据权利要求9所述制备方法，其特征在于，所述U型双栅条电极结构(15)和所述单栅条电极结构(16)通过低压化学气相沉积、光刻和刻蚀的方法制备得到。
13.根据权利要求9所述制备方法，该方法还包括：
制备电极结构于所述源区硅电导台面(13)、所述漏区硅电导台面(14)、所述U型双栅条电极结构(15)和所述单栅条电极结构(16)上，完成杂质原子晶体管的制备。
14.据权利要求13所述制备方法，其特征在于，所述制备电极结构包括：
通过光刻或电子束曝光和ICP刻蚀，定义电极窗口于所述源区硅电导台面(13)、所述漏区硅电导台面(14)、所述U型双栅条电极结构(15)和所述单栅条电极结构(16)上；以及
通过电子束蒸发沉积金属后再剥离退火，分别制备得到一源欧姆接触电极(17)、一漏欧姆接触电极(18)、一U型双栅条欧姆接触电极(19)以及一单栅条欧姆接触电极(20)。
设计说明书
技术领域
本发明涉及纳米结构晶体管及其制备领域，尤其涉及一种三维势垒限制的硅基杂质原子晶体管及其制备方法。
背景技术
无结硅纳米线晶体管是亚10nm器件研究的重要方向。由于电离的杂质原子在如此小的沟道空间内受到介电限制和空间限制，可以作为量子点工作。栅极电压可以调制杂质原子量子点的能级及其束缚电势，控制电子隧穿通过电离的杂质原子进行输运。这也使杂质原子作为量子点工作的晶体管成为研究热点。
栅极调制杂质原子量子点的主要机制是通过栅极调制其覆盖沟道区域的量子点基态能级和势垒高度。当能级与源极、漏极的费米能级相对应时，电子可以隧穿通过该能级进行输运。这种输运受温度的影响很大，当温度高于20K时，电子可越过低势垒进行热激活输运。目前，可观察到的单杂质原子作为量子点工作的温度为室温。大多数杂质原子晶体管的制备工艺源于能够束缚杂质原子的硅纳米线结构晶体管。目前，科研人员通过在纳米线上制备一个小的菱形结构，使杂质原子在该结构内受到更强的介电限制，实现了杂质原子作为量子点在室温下工作。科研人员还提供了一种在极细的沟道下选择性掺杂的方法，这种方法使得多个杂质原子发生耦合，基态能级变深，势垒变高，从而提高了电子隧穿通过该量子点的温度。而对于随机掺杂的无结硅纳米线晶体管，即使在沟道尺寸非常细的情况下也仅仅在低温(低于20K)下观察到单电子效应。无论是哪种方法，在工艺上都面临巨大的挑战。
发明内容
(一)要解决的技术问题
有鉴于此，本发明的目的在于提供一种三维势垒限制的硅基杂质原子晶体管及其制备方法，以期提高杂质原子量子点工作温度。
(二)技术方案
本发明一方面提供了一种三维势垒限制的硅基杂质原子晶体管，该杂质原子晶体管至少包括：
一源区硅电导台面、一漏区硅电导台面，对称分布于一SOI基片00之上；
一硅纳米线结构12，位于SOI基片00之上，连接源区硅电导台面13与漏区硅电导台面14；
氧化物薄层，制备于源区硅电导台面13、漏区硅电导台面14和硅纳米线结构12的表面；
一U型双栅条电极结构15，覆于所述硅纳米线结构12的氧化物薄层表面，并垂直于所述硅纳米线结构12；以及
一单栅条电极结构16，覆于硅纳米线结构12的氧化物薄层上，垂直于硅纳米线12方向，位于U型双栅条电极结构15中两个栅条的中间。
该杂质原子晶体管还包括电极结构，包括：
源欧姆接触电极17，位于所述源区硅电导台面13上；
漏欧姆接触电极18，位于所述漏区硅电导台面14上；
U型双栅条欧姆接触电极19，位于所述U型双栅条电极结构15上；以及
单栅条欧姆接触电极20，位于所述单栅条电极结构16上。
可选地，所述SOI基片00从下至上包括：衬底硅10、氧化物绝缘层11和顶层硅；所述源区硅电导台面13、漏区硅电导台面14和硅纳米线结构12的掺杂类型同为N型或P型，掺杂浓度在5×1016<\/sup>cm-3<\/sup>至5×1019<\/sup>cm-3<\/sup>之间；所述硅纳米线12的直径为3nm～100nm；所述U型双栅条电极结构15与单栅条电极结构16的栅长为20nm～100nm；单栅条电极结构与U型双栅条电极结构中每个栅条的距离为20nm～100nm；所述氧化物薄层的材料包括：SiO2<\/sub>、氮氧化物、HfO2<\/sub>、ZrO2<\/sub>、Ta2<\/sub>O5<\/sub>、Si3<\/sub>N4、(Ba，Sr)TiO3<\/sub>或Pb(Zrx<\/sub>Ti1-x<\/sub>)O3<\/sub>，其中0≤x≤1；所述双栅极导电结构15和单栅极导电结构16的材料为多晶硅、多晶硅\/锗、金属、金属化合物或其组合。
可选的，所述源电极17和漏电极18的欧姆接触电极采用的材料为退火处理后的Ni\/Al合金；所述U型双栅条欧姆接触电极19和单栅条欧姆接触电极20采用的材料为退火处理后的Ni\/Al合金。
本发明的另一个方面，还提供了一种制备该三维势垒限制的硅基杂质原子晶体管的方法，至少包括：
淀积SiO2<\/sub>掩膜层于在SOI基片的顶层硅中，并对所述SiO2<\/sub>掩膜层进行离子注入；
制备源区硅电导台面13、漏区硅电导台面14和硅纳米线结构12于离子注入后的顶层硅上；
形成氧化物薄层于硅纳米线结构12、源区硅电导台面13和漏区硅电导台面14的表面；以及
制备U型双栅条电极结构15和单栅条电极结构16于氧化物薄膜上。
该制备方法还包括：制备电极结构于源区硅电导台面13、漏区硅电导台面14、U型双栅条电极结构15和单栅条电极结构16上，完成杂质原子晶体管的制备。
可选地，所述源区硅电导台面13、所述漏区硅电导台面14与所述硅纳米线结构12通过刻蚀工艺制备得到；所述氧化物薄层是通过热氧化或者气相沉积方法制备得到；所述U型双栅条电极结构15和单栅条电极结构16是通过低压化学气相沉积、光刻和刻蚀的方法制备得到。
可选地，所述电极结构的制备方法包括：通过光刻或电子束曝光和ICP刻蚀，定义电极窗口于所述源区硅电导台面13、漏区硅电导台面14、U型双栅条电极结构15和单栅条电极结构16上；以及通过电子束蒸发沉积金属后再剥离退火的方法，分别制备得到源欧姆接触电极17、漏欧姆接触电极18、U型双栅条欧姆接触电极19以及单栅条欧姆接触电极20。
(三)有益效果
从上述技术方案可以看出，本发明提出的三维势垒限制的硅基杂质原子晶体管及其制备方法，具有以下有益效果：
1、本发明提出的三维势垒限制的硅基杂质原子晶体管，通过U型双栅条电极结构用于调制位于两栅条间杂质原子的束缚势垒，可以加强杂质原子量子点的三维势垒限制，有效提高工作温度。
2、本发明提出的三维势垒限制的硅基杂质原子晶体管，通过在U型双栅条电极结构中间设置单栅条电极结构，调制单栅条下杂质原子的能级深度，可以灵活控制通过杂质原子量子点能级的共振隧穿电流。
3、本发明提出的三维势垒限制的硅基杂质原子晶体管的制备方法简单，优化了制备工艺流程。
附图说明
图1为本发明提供的三维势垒限制的硅基杂质原子晶体管的立体结构示意图。
图2为本发明提供的三维势垒限制的硅基杂质原子晶体管的俯视图。
图3为本发明提供的三维势垒限制的硅基杂质原子晶体管的主视图。
图4为本发明提供的三维势垒限制的硅基杂质原子晶体管的主要工作机制。
图5为本发明提供的三维势垒限制的硅基杂质原子晶体管的制备流程图。
【附图标记说明】
00：SOI基片 10-硅衬底
11-氧化物绝缘层 12-硅纳米线结构
13-源区硅电导台面 14-漏区硅电导台面
15-U型双栅条电极结构 16-单栅条电极结构
17-源欧姆接触电极 18-漏欧姆接触电极
19-U型双栅条欧姆接触电极 20-单栅条欧姆接触电极
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
本发明以无结硅纳米线晶体管为基础，提出一种三维势垒限制的硅基杂质原子晶体管，利用栅控杂质量子点能级和束缚势垒，实现电子隧穿通过量子点输运的发明。通过U型双栅条电极结构调制位于两栅条间杂质原子的束缚势垒，同时单栅条电极结构调制杂质原子的能级深度，实现深能级的势垒束缚的杂质原子，从而提高杂质原子量子点工作温度。
为解决上述技术问题，本发明提供了一种三维势垒限制的硅基杂质原子晶体管，该杂质原子晶体管的立体结构示意图如图1所示，其至少包括：
一源区硅电导台面、一漏区硅电导台面，对称分布于一SOI基片00之上；
一硅纳米线结构12，位于SOI基片00之上，连接源区硅电导台面13与漏区硅电导台面14；
氧化物薄层，制备于源区硅电导台面13、漏区硅电导台面14和硅纳米线结构12的表面；
一U型双栅条电极结构15，覆于硅纳米线结构12的氧化物薄层表面，并垂直于硅纳米线结构12，用于调制两栅条间杂质原子的束缚势垒；以及
一单栅条电极结构16，覆于硅纳米线结构12的氧化物薄层上，垂直于硅纳米线12方向，位于U型双栅条电极结构15中两个栅条的中间，用于调制该栅下面杂质原子的能级深度。
该杂质原子晶体管还包括电极结构，包括：
源欧姆接触电极17，位于源区硅电导台面13上；
漏欧姆接触电极18，位于漏区硅电导台面14上；
U型双栅条欧姆接触电极19，位于U型双栅条电极结构15上；
以及
单栅条欧姆接触电极20，位于单栅条电极结构16上。
该三维势垒限制的硅基杂质原子晶体管，通过U型双栅条电极结构用于调制位于两栅条间杂质原子的束缚势垒，可以加强杂质原子量子点的三维势垒限制，有效提高工作温度；同时通过在U型双栅条电极结构中间设置单栅条电极结构，调制单栅条下杂质原子的能级深度，可以灵活控制通过杂质原子量子点能级的共振隧穿电流。
可选地，SOI基片00从下至上包括：衬底硅10、氧化物绝缘层11和顶层硅；源区硅电导台面13、漏区硅电导台面14和硅纳米线结构12的掺杂类型同为N型或P型，掺杂浓度在5×1016<\/sup>cm-3<\/sup>至5×1019<\/sup>cm-3<\/sup>之间；硅纳米线12的直径为3nm～100nm；U型双栅条电极结构15与单栅条电极结构16的栅长为20nm～100nm；单栅条电极结构与U型双栅条电极结构中每个栅条的距离为20nm～100nm；氧化物薄层的材料包括：SiO2<\/sub>、氮氧化物、HfO2<\/sub>、ZrO2<\/sub>、Ta2<\/sub>O5<\/sub>、Si3<\/sub>N4<\/sub>、(Ba，Sr)TiO3<\/sub>或Pb(Zrx<\/sub>Ti1-x<\/sub>)O3<\/sub>，其中0≤x≤1；双栅极导电结构15和单栅极导电结构16的材料为多晶硅、多晶硅\/锗、金属、金属化合物或其组合。
可选的，源电极17和漏电极18的欧姆接触电极、U型双栅条欧姆接触电极19和单栅条欧姆接触电极20采用的材料为退火处理后的Ni\/Al合金。
基于图1所示的该三维势垒限制的硅基杂质原子晶体管，本发明还提供了一直制备图1所示的三维势垒限制的硅基杂质原子晶体管的制备方法，该方法包括：
淀积SiO2<\/sub>掩膜层于在SOI基片的顶层硅中，并对SiO2<\/sub>掩膜层进行离子注入；
制备源区硅电导台面13、漏区硅电导台面14和硅纳米线结构12于离子注入后的顶层硅上；
形成氧化物薄层于硅纳米线结构12、源区硅电导台面13和漏区硅电导台面14的表面；以及
制备U型双栅条电极结构15和单栅条电极结构16于氧化物薄膜上。
该方法还包括：制备电极结构于源区硅电导台面13、漏区硅电导台面14、U型双栅条电极结构15和单栅条电极结构16上，完成杂质原子晶体管的制备。
该三维势垒限制的硅基杂质原子晶体管的制备方法简单，优化了制备工艺流程。
可选地，源区硅电导台面13、漏区硅电导台面14与硅纳米线结构12通过刻蚀工艺制备得到；氧化物薄层是通过热氧化或者气相沉积方法制备得到；U型双栅条电极结构15和单栅条电极结构16是通过低压化学气相沉积、光刻和刻蚀的方法制备得到。
可选地，制备电极结构包括：通过光刻或电子束曝光和ICP刻蚀，定义电极窗口于源区硅电导台面13、漏区硅电导台面14、U型双栅条电极结构15和单栅条电极结构16上；以及通过电子束蒸发沉积金属后再剥离退火的方法，分别制备得到源欧姆接触电极17、漏欧姆接触电极18、U型双栅条欧姆接触电极19以及单栅条欧姆接触电极20。
为让本发明的上述特征和优点能更明显易懂，本发明提供一实施例及附图，其中图1示出该实施例中三维势垒限制的硅基杂质原子晶体管的立体结构示意图；图2示出该实施例中三维势垒限制的硅基杂质原子晶体管的俯视图；图3示出该实施例中三维势垒限制的硅基杂质原子晶体管的主视图；图4示出该实施例中三维势垒限制的硅基杂质原子晶体管的主要工作机制；结合图1至4所示，该三维势垒限制的硅基杂质原子晶体管，包括：
SOI基片00，从下至上包括硅衬底10、氧化物绝缘层11和顶层硅；
硅纳米线结构12，SOI基片00；
源区硅电导台面13，制备于SOI基片00之上，与硅纳米线结构12的一端相连；
漏区硅电导台面14，制备于SOI基片00之上，与硅纳米线结构12的另一端相连；
氧化物薄层，包裹在源区硅电导台面13、漏区硅电导台面14和硅纳米线结构12的表面；
U型双栅条电极结构15，互相连接并垂直于硅纳米线12方向，覆于硅纳米线结构的氧化物绝缘层11上，用于调制位于两栅条间杂质原子的束缚势垒；
单栅条电极结构16，垂直于硅纳米线12方向，位于U型双栅条电极结构15的中间位置，覆于硅纳米线结构的氧化物绝缘层11上，用于调制杂质原子的能级深度；
源欧姆接触电极17、漏欧姆接触电极18和栅条电极欧姆接触结构19、20分别制作在源区13、漏区14和栅条15、16电导台面上。
在本实施例中，硅纳米线12直径为20nm，沟道区域载流子全部耗尽。在本实施例中，源区硅电导台面13、漏区硅电导台面14和硅纳米线结构12的掺杂类型为N型(或P型)，掺杂原子为磷原子(或硼原子)，掺杂浓度为5×1016<\/sup>cm-3<\/sup>～5×1019<\/sup>cm-3<\/sup>。
在本实施例中，U型双栅条电极结构15与单栅条电极结构16的栅长为25±5nm，栅条的间距为25±5nm。
在本实施例中，该三维势垒限制的硅基杂质原子晶体管，氧化物薄层的材料为SiO2<\/sub>。
在本实施例中，该三维势垒限制的硅基杂质原子晶体管，其中源电极17和漏电极18的欧姆接触电极通过Ni\/Al合金退火实现。
为进一步说明本发明的优越性，本发明提供了三维势垒限制的硅基杂质原子晶体管的工作原理图，如图4所示。假设纳米线沟道区域掺杂为N型掺杂，多数载流子为电子，两侧互联栅电极加正电压，中间栅电极加负电压。虚线为加栅压之前的能级结构，实线为加栅压之后的能级结构，可以看出两侧栅压加强了载流子的耗尽，提高了势垒高度；中间栅压降低了杂质原子能级。三栅共同作用，使中间栅覆盖的杂质原子有更高的束缚势垒和更深的基态能级，电子需越过较高势垒隧穿输运，从而提高了杂质原子量子点的工作温度。(若掺杂类型为P型，掺杂原子例如硼原子，两侧互联栅电极加负电压，中间栅电极加正电压，可达到相同效果。)
基于图1至4所示的三维势垒限制的硅基杂质原子晶体管，本发明还提供了一种制备图1至4的三维势垒限制的硅基杂质原子晶体管方法，该方法的步骤如图5所示，包括：
步骤1：选取(100)晶面的SOI基片，该SOI基片由下至上包括：硅衬底、氧化物绝缘层和顶层硅；
步骤2：对顶层硅进行热氧化，得到热氧化硅层；对热氧化硅层下的顶层硅进行离子注入，注入高浓度的N型杂质(或P型杂质)，掺杂浓度为5×1016<\/sup>cm-3<\/sup>～5×1019<\/sup>cm-3<\/sup>；快速热退火处理，退火温度为500℃～1000℃，退火时间为10s～19s；
步骤3：在样品上覆盖100nm厚的光刻胶ARN7520，75℃～85℃热板烘干，电子束曝光版图上的图形；先用ICP刻蚀氧化硅硬掩膜后，再用ICP刻蚀顶硅薄层，形成源区硅电导台面13、漏区硅电导台面14和硅纳米线结构12。
步骤4：用HF腐蚀掉氧化硅薄层，在硅纳米线结构12、源区硅电导台面13和漏区硅电导台面14的表面通过热氧化形成SiO2<\/sub>包裹层；
步骤5：通过化学气相沉积方法淀积多晶硅层，沉积完需采用离子注入的方法实现P型(或N型)杂质原子掺杂，掺杂浓度为1021<\/sup>cm-3<\/sup>～1023<\/sup>cm-3<\/sup>。通过电子束曝光和ICP刻蚀制作出单栅条电极结构16和U型双栅条电极结构15。
步骤6：在源区硅电导台面13、漏区硅电导台面14、U型双栅条电极结构15和单栅条电极结构16表面和侧面气相沉积二氧化硅介质层，形成保护层；覆盖光刻胶AZ6130，80℃～90℃热板烘干。在源区硅电导台面13、漏区硅电导台面14、U型双栅条电极结构15和单栅条电极结构16上面光刻出电极窗口图形，ICP刻蚀掉电极窗口区氧化硅；淀积金属接触电极Ni；电子束蒸发Al，然后剥离掉光刻胶；500℃快速合金退火，形成源欧姆接触电极17、漏欧姆接触电极18和栅条电极欧姆接触结构19、20，完成本实施例提供的三维势垒限制的硅基杂质原子晶体管的制备。
至此，已经结合附图对本发明实施例进行了详细描述。需要说明的是，在附图或说明书正文中，未绘示或描述的实现方式，均为所属技术领域中普通技术人员所知的形式，并未进行详细说明。此外，上述对各元件和方法的定义并不仅限于实施例中提到的各种具体结构、形状或方式，本领域普通技术人员可对其进行简单地更改或替换。
依据以上描述，本领域技术人员应当对本发明一种三维势垒限制的硅基杂质原子晶体管及其制备方法有了清楚的认识。
综上所述，本发明提供了一种三维势垒限制的硅基杂质原子晶体管及其制备方法，通过调整三个栅压，使杂质原子能级加深，其两侧势垒升高来实现深能级杂质原子量子点，从而提高了杂质原子量子点的工作温度。
以上所述具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
设计图
相关信息详情
申请码:申请号:CN201910570912.5
申请日:2019-06-27
公开号:CN110299400A
公开日:2019-10-01
国家:CN
国家/省市:11(北京)
授权编号:授权时间:主分类号:H01L 29/06
专利分类号:H01L29/06;H01L21/336;H01L29/78
范畴分类:38F;
申请人:中国科学院半导体研究所
第一申请人:中国科学院半导体研究所
申请人地址:100083 北京市海淀区清华东路甲35号
发明人:张晓迪;韩伟华
第一发明人:张晓迪
当前权利人:中国科学院半导体研究所
代理人:任岩
代理机构:11021
代理机构编号:中科专利商标代理有限责任公司
优先权:关键词:当前状态:审核中
类型名称:外观设计