全文摘要
本实用新型公开了一种分离栅MOSFET器件及其制造方法。本实用新型通过在第一层多晶硅中设置两个竖向的第二层多晶硅，达到了减少光刻次数，降低了工艺制造成本和复杂度，提高了耐压能力和绝缘层质量，提高了工艺可靠性和一致性，并使得本专利工艺简单,工艺窗口大，适合大规模量产制造。
主设计要求
1.一种分离栅MOSFET器件，其特征在于：衬底上形成有外延层，外延层顶面上设置有第一沟槽，第一沟槽的底面及侧面上形成有第一氧化层，第一氧化层的表面淀积有第一层多晶硅，第一层多晶硅中设置有第二沟槽、第三沟槽，第二沟槽、第三沟槽的底面及侧面上形成有第二氧化层，第二氧化层的表面淀积有第二层多晶硅，在位于衬底顶部第一沟槽的两侧从上往下依次设置有N+，P-Body。
设计方案
1.一种分离栅MOSFET器件，其特征在于：衬底上形成有外延层，外延层顶面上设置有第一沟槽，第一沟槽的底面及侧面上形成有第一氧化层，第一氧化层的表面淀积有第一层多晶硅，第一层多晶硅中设置有第二沟槽、第三沟槽，第二沟槽、第三沟槽的底面及侧面上形成有第二氧化层，第二氧化层的表面淀积有第二层多晶硅，在位于衬底顶部第一沟槽的两侧从上往下依次设置有N+，P-Body。
2.根据权利要求1所述的器件，其特征在于：第一层多晶硅将第一沟槽完全填充满。
3.根据权利要求1所述的器件，其特征在于：第二层多晶硅将第二沟槽、第三沟槽完全填充满。
设计说明书
技术领域
本实用新型涉及半导体集成电路制造工艺领域，特别涉及一种分离栅MOSFET器件。
背景技术
沟槽MOSFET是继平面MOSFET之后一种高效开关器件。其有输入阻抗高，开关速度快等优点。但是针对高频开关应用,需要同时具有低导通电阻和快的开关速度，沟槽MOSFET因为元胞密度较密，可以获得低的导通电阻，但同时电容比较大，开关速度比较慢，无法同时满足这两个性能要求。
如图1所示，为了解决同时获得低的导通电阻和快的开关速度，一种分离栅沟槽MOSFET结构应运而生，相比普通沟槽MOSFET结构,增加了一个深沟槽分离栅极，该深沟槽分离栅极与源极相连，可以大大降低源极与漏极之间的电容，提高开关速度。
传统的分离栅MOSFET结构具有如下的缺点：
1、光刻次数多，成本高，一般有7-8次光刻，包含：沟槽Trench，有源区Active，栅极Poly1，分离栅Poly2，源极N+，接触孔光刻版，金属层光刻版；
2、栅极Poly1和分离栅Poly2之间的氧化层质量较差，而且厚度均匀性不易控制，工艺稳定性较差。
实用新型内容
本实用新型的目的是为了解决现有技术中存在的缺点，而提出的一种分离栅MOSFET器件制造方法。
为了实现上述目的，本实用新型采用了如下技术方案。
一种分离栅MOSFET器件，衬底上形成有外延层，外延层顶面上设置有第一沟槽，第一沟槽的底面及侧面上形成有第一氧化层，第一氧化层的表面淀积有第一层多晶硅，第一层多晶硅中设置有第二沟槽、第三沟槽，第二沟槽、第三沟槽的底面及侧面上形成有第二氧化层，第二氧化层的表面淀积有第二层多晶硅，在位于衬底顶部第一沟槽的两侧从上往下依次设置有N+，P-Body。
优选地：第一层多晶硅将第一沟槽完全填充满。
优选地：第二层多晶硅将第二沟槽、第三沟槽完全填充满。
有益效果：本实用新型通过在第一层多晶硅中设置两个竖向的第二层多晶硅，达到了以下效果，1、本制造方法的光刻次数少，只需要5次光刻，降低了工艺制造成本和复杂度； 2、栅极Poly1和分离栅Poly2之间绝缘层厚度是通过热氧化来控制，提高了耐压能力和绝缘层质量，提高了工艺可靠性和一致性；3、本专利工艺简单, 工艺窗口大，适合大规模量产制造。
附图说明
图1是传统的分离栅MOSFET结构。
图2-12是本实用新型实施例分离栅MOS管的制作方法各步骤中的器件结构图。
附图名称标记如下：1、衬底；2、外延层；3、P-body；4、N+；5、第一层多晶硅；6、第一沟槽；7、第二沟槽；8、第三沟槽；9、第一氧化层；10、第二氧化层；11、第一绝缘层。
具体实施方式
下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。
步骤一，如图2所示，在衬底（SUB）1上形成外延层2（EPI），并在外延层2上生长或者通过LPTEOS等化学气相淀积第一绝缘层11。
步骤二，如图3所示，在绝缘层11表面生长沟槽刻蚀硬膜版，并涂布光阻，曝光显影定义出第一沟槽6区域。
步骤三，如图4所示，采用干法刻蚀工艺挖出第一沟槽6，并取出光阻、沟槽刻蚀硬膜板。
步骤四，如图5所示，在第一沟槽6的底部及侧面的表面形成第一氧化层10，即第一栅极氧化层（Gate Oxide1）。
步骤五，如图6所示，在所述第一栅极氧化层（Gate Oxide1）的表面淀积第一层多晶硅5（Poly1），所述第一层多晶硅5（Poly1）将第一沟槽6完全填充满。
步骤六，如图7所示，对所述第一层多晶硅5（Poly1）进行回刻，使得沟槽外部的第一层多晶硅5完全去除。
步骤七，如图8所示，在第一层多晶硅5（Poly1）表面生长沟槽刻蚀硬膜版，并涂布光阻，曝光显影定义出第二沟槽7、第三沟槽8区域，采用干法刻蚀工艺挖出第二沟槽7、第三沟槽8，并取出光阻、沟槽刻蚀硬膜板。
步骤八，如图9所示，在第二沟槽7、第三沟槽8的底部及侧面的表面以及第一层多晶硅的表面形成第二氧化层9，即第二栅极氧化层（Gate Oxide2）。
步骤九，如图10所示，在所述第二氧化层9的表面淀积第二层多晶硅（Poly2），所述第二层多晶硅（Poly2）将第二沟槽7、第三沟槽8完全填充满。
步骤十，如图11所示，对所述第二层多晶硅（Poly2）进行回刻，使得沟槽外部的第二层多晶硅完全去除。
步骤十一，如图12所示，通过刻蚀将第一绝缘层LPTEOS去除，P-Body注入及推进Drive-in，N+注入并推进Drive-in。Drive-in是指通过热扩散的方式形成P型本体（P-Body）及N+。
步骤十二，淀积第二绝缘层及形成接触孔。
一种分离栅MOSFET器件，衬底上形成有外延层，外延层顶面上设置有第一沟槽，第一沟槽的底面及侧面上形成有第一氧化层，第一氧化层的表面淀积有第一层多晶硅，第一层多晶硅将第一沟槽完全填充满，第一层多晶硅中设置有第二沟槽、第三沟槽，第二沟槽、第三沟槽的底面及侧面上形成有第二氧化层，第二氧化层的表面淀积有第二层多晶硅，第二层多晶硅将第二沟槽、第三沟槽完全填充满，在位于衬底顶部第一沟槽的两侧从上往下依次设置有N+，P-Body。
以上所述，仅为本实用新型较佳的具体实施方式，但本实用新型的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本实用新型揭露的技术范围内，根据本实用新型的技术方案及其实用新型构思加以等同替换或改变，都应涵盖在本实用新型的保护范围之内。
设计图
相关信息详情
申请码:申请号:CN201920291615.2
申请日:2019-03-08
公开号:公开日:国家:CN
国家/省市:84(南京)
授权编号:CN209515675U
授权时间:20191018
主分类号:H01L 29/78
专利分类号:H01L29/78;H01L21/336
范畴分类:38F;
申请人:南京江智科技有限公司
第一申请人:南京江智科技有限公司
申请人地址:210000 江苏省南京市江北新区惠达路6号北斗大厦9楼902室
发明人:原小明
第一发明人:原小明
当前权利人:南京江智科技有限公司
代理人:吕欣
代理机构:32254
代理机构编号:江苏楼沈律师事务所
优先权:CN2019101029071
关键词:当前状态:审核中
类型名称:外观设计