导读:本文包含了扫描设计论文开题报告文献综述、选题提纲参考文献，主要关键词:测试,边界,芯片,信号,时间,频谱,功耗。
扫描设计论文文献综述写法
范吉伟,李增红[1]（2018）在《一种复杂脉冲序列和脉冲延时扫描设计方法》一文中研究指出本文提出了一种基于FPGA的复杂脉冲序列和脉冲延时扫描设计方法。脉冲序列中各脉冲的周期、脉宽均可单独设置,可用于对复杂多变的雷达回波信号模拟。脉冲信号与同步信号之间的延时能不断变化,具有延时精度高、范围大等特点,可用于对运动目标雷达回波信号的模拟。(本文来源于《2018年全国微波毫米波会议论文集(上册)》期刊2018-05-06）
仇文杰[2]（2018）在《叁维模型分层扫描设计及实现》一文中研究指出快速成型技术是通过叁维设计软件或反求工程得到零件的叁维模型,并对模型进行近似处理生成切片软件能够识别的文件类型,如STL格式等。再选择合适的分层方法对处理后的模型进行切片,生成零件的轮廓信息。然后由快速成型系统根据轮廓信息逐层扫描,最终形成实体零件。叁维模型分层扫描是快速成型中尤为重要的过程。近似处理和分层方法决定了模型轮廓的精确性,运动扫描则决定了零件的成型形状。课题以叁维模型为基础,以等离子电弧为热源,搭建了快速成型系统进行设备与工艺研究。首先,创建了零件的叁维模型并对模型进行近似处理。其次,对模型进行分层切片。最后,通过运动控制系统携带等离子焊枪根据切片轮廓逐层扫描堆焊,得到实体零件。针对叁维快速成型技术,基本研究内容如下:首先,利用SOLIDWORKS叁维软件设计出零件的叁维模型,并对模型进行近似处理生成STL格式文件。通过分析不同切片算法对快速成型结果的影响,本课题选择了STL模型并研究了其分层过程。根据几何拓扑信息算法对STL叁维模型进行分层切片,生成一系列有序的模型轮廓信息即G代码。模型切片的实质是降维,即将叁维立体模型转化为若干二维层片的集合。其次,采用ATMEGA2560单片机作为控制卡的处理器配合外围电路设计了快速成型的运动控制卡。控制卡通过数据总线与上位机相连,在快速成型过程中,控制卡从上位机获取G代码,通过编译生成脉冲信号驱动步进电机转动。利用滚珠丝杠、步进电机搭建了叁维运动滑台。控制卡输出叁路脉冲分别控制叁台步进电机协同运动,实现了对叁维模型分层信息的扫描。再次,以PLC为控制核心搭建了等离子弧热源控制系统。该系统主要由两大模块组成,分别为参数预置模块和自动控制模块。参数预置模块的主要功能是系统调试和参数给定。自动控制模块与运动控制系统配合实现快速成型过程中等离子弧的开启和关断。然后,利用搭建好的快速成型系统进行工艺试验,验证系统的稳定性并寻找合适的快速成型工艺参数。试验采用厚度为6mm的Q235钢板作为成型基体,采用0.8mm的AWS A5.18 ER70S-6焊丝作为成型材料进行快速成型工艺试验。最后,通过工艺试验验证了该快速成型系统的可行性和稳定性。运动系统能够根据上位机设计的任意叁维模型进行精确的扫描。PLC控制系统能够保证等离子热源在快速成型过程中稳定的工作。另一方面,试验分别采用直流等离子弧和脉冲等离子弧进行快速成型工艺研究,分析了不同热输入、电流、送丝速度等因素对成型结果的影响。(本文来源于《兰州理工大学》期刊2018-03-12）
李健铎[3]（2016）在《基于扫描设计的集成电路可测试性设计研究》一文中研究指出如今,IP的复用技术在芯片上得到了广泛的使用,通过芯片复用的方法,芯片的体积,功耗,性能等一些指标都有了相对的改善。但是面对着芯片的复杂程度越来越多,传统的测试手段早已不能满足芯片的发展速度,芯片的测试难度已经引起了相关学者的关注,而对于SOC的测试成本的主要因素——测试时间的优化研究成为众多学者的研究方向,利用何种手段可以更好的降低测试时间,降低测试所带来的高成本成为待解决的难题。通过使用可测试性技术,不仅可以增加芯片电路的可控制性、可观测性,同时也将芯片的测试难度大大降低。针对芯片的可测试性设计来说,最大的问题就是测试时间,针对测试时间优化。本文主要内容:首先,扫描链的研究设计,针对不同情况的测试向量单元进行相应的扫描链设计优化,主要方法有重排序法和Huffman算法。其次,并且讨论了多扫描链的测试调度问题,主要算法包括BFD算法、MAV算法、TAD算法。并对着叁种算法进行了相应的扫描链设计安排比较。再次,本文同时也讨论了故障模型的测试算法,在不同的故障下,比较了不同的测试算法的应用领域。最后,BIST模块的建立测试,主要是从测试向量生成器、读写地址生成器、特征值向量比较器等进行了RTL级的相关结构设计,并通过Verdi Fundamental Training工具进行仿真,验证了整个设计的正确性。(本文来源于《贵州大学》期刊2016-06-01）
何禄成[4]（2015）在《满足面积约束的低功耗扫描设计技术研究》一文中研究指出随着工艺技术突飞猛进的发展,集成电路的复杂度急剧地增加,给集成电路测试带来了巨大的挑战。可测试性设计技术能够降低集成电路的测试成本,已经在集成电路设计中被广泛采用。扫描设计作为一种高效的可测试性设计技术,已经得到了最广泛的应用。然而,研究表明,扫描设计在测试过程中,将会产生大量的跳变,这些跳变可能导致待测电路很高的测试功耗开销。在测试应用中,这些过高的测试功耗开销可能导致电路内部的损坏,产品成本的增加,系统可靠性和产品良率的降低。测试功耗已经成为了在可测试性设计技术领域中关注的焦点。在集成电路设计过程中,如何降低扫描设计引起的测试功耗开销成为了一个研究热点。研究表明,测试功耗开销主要来源于测试数据移位引起的跳变。因此减少跳变数在优化测试功耗方面发挥重要作用。在测试应用中,扫描链修改是一种有效减少跳变数的方法。本研究提出了一种改进的基于在扫描链中插入额外逻辑门降低测试功耗的优化方法。它是根据一个精确的评判标准,探索了在扫描链中合适的地方插入各种的线性函数,从而减少扫描链中测试数据移位引起的跳变数。其中,各种线性函数由异或门和反相器组成。通过评估和比较各种线性函数插入两个扫描单元间所引起的代价,选择对测试功耗优化最有利的线性函数。实验结果表明,在增加2%面积开销的情况下,该方法引起的跳变数与原始扫描链的跳变数相比平均减少10.93%。在低面积开销的情况下,该方法与其他基于插入额外逻辑门的优化方法相比更具有优势。然而,基于插入额外逻辑门的扫描链修改方法引入相当大的面积开销。基于插入阻隔逻辑的扫描链修改方法能够更好地均衡测试功耗与面积开销。尽管引入了一定的硬件开销,但是该阻隔逻辑能够完全地阻止测试数据移位时引起的跳变进入待测电路中。因此,如何在低面积开销下应用阻隔逻辑是一个值得研究的方向。本研究提出了一种基于传输门实现的阻隔逻辑的测试功耗优化方法。当然,为了减少由阻隔逻辑引起的面积开销,仅选择一部分扫描单元的输出端插入阻隔逻辑。而对于其他的扫描单元,采用不引入面积开销的两种互补连接方式,进一步减少跳变数。通过结合这两种优化方法,能使在测试应用中扫描设计在满足面积约束的条件下引起的跳变数减少。实验结果表明,该方法在面积约束为2%的条件下引起的跳变数比原始扫描链的跳变数平均减少41.80%。该方法优化效果优于其他同类基于阻隔逻辑优化测试功耗的方法。总的来说,本研究提出了两种基于扫描链修改的测试功耗优化方法,这些方法不仅成功地克服现有方法存在的一些不足之处,而且在引入可接受的面积开销情况下实现更好的测试功耗优化效果。值得注意的是,提出的方法不仅可以用于单扫描链,也可以用于工业中常用的多扫描链。在将来的工作中,我们将考虑测试功耗与待测电路的拓扑结构的关系,从一个新的角度对测试应用中引起的测试功耗进行优化。(本文来源于《哈尔滨工业大学》期刊2015-12-01）
吴德清[5]（2015）在《基于全扫描设计的SOC测试数据压缩方法研究》一文中研究指出集成电路(IC)工艺和设计方法的提高,在单个芯片上集成多个芯片实现更为复杂的功能成为可能,系统芯片(SOC)集成技术在这种背景下应运而生。SOC的实现是采用知识产权(IP)核复用的设计方法,在单个芯片上映射整个系统。这种复用的设计方式不但可以减小电子产品的体积,同时,还能提升产品开发速度,提高系统运行效率。随着SOC中对IP核数目集成数量的增加,性能不断提升,功能不断增强,其相应的测试数据量、测试功耗也急剧增加,如何降低SOC的测试时间从而降低其测试费用成为SOC系统级测试中亟待解决的首要问题。本文在研究SOC测试方法、测试压缩技术和测试结构的基础上,对目前SOC测试中存在的主要问题进行了分析,并且重点针对测试数据量大,耗费时间长的问题,对SOC测试数据压缩技术进行了研究,提出了一种基于数据相容性的测试数据压缩算法和一种基于变游程的测试数据压缩算法,主要研究成果如下:(1)提出了一种混合相容数据块的数据压缩编码算法,该算法根据测试数据中存在大量无关位测试数据存在相容性的特点,采用二进制代码表示具有相容性的测试数据,同时,对符合条件的测试数据采用一位压缩,从而大大的提高了压缩效率,同时提出了一种基于有限状态机和循环移位寄存器的解压缩算法,对ISCAS89部分标准电路实验结果表明,该方案具有高压缩率、硬件实现简单的特点;(2)提出了一种变游程的编码压缩算法,在基于数据相容性的测试数据压缩算法中,在解码电路中存在循环移位寄存器(CSR)的情况,分析了该CSR在实际应用中由于扫描链过长造成硬件开销过大的问题,提出了一种同时考虑0游程和1游程的变游程编码方法,该方法在应用在不需要对原始数据进行差分变化,可以在提高压缩效率的同时,减少解码的硬件开销,对ISCAS89部分标准电路实验结果表明,该方案性能更佳,将减少测试占用的时间。(本文来源于《湖南大学》期刊2015-09-05）
李晓军,向长波,吕天志[6]（2015）在《宽带频谱/信号分析仪调谐本振高速扫描设计》一文中研究指出本文介绍一种用于宽带频谱/信号分析仪的调谐本振高速扫描设计。该设计采用延时补偿电路补偿调谐本振驱动电压,采用预扫描技术解决调谐本振起始扫描振荡问题,使调谐本振在保持良好调谐线性度的基础上扫描速度得到极大提高。最后,给出该设计的试验结果,调谐本振的最快扫描速度达1.5GHz/ms,较原扫描速度提升了近30倍。(本文来源于《2015年全国微波毫米波会议论文集》期刊2015-05-30）
程军[7]（2014）在《基于等效移位寄存器的针对扫描链攻击的安全扫描设计》一文中研究指出随着VLSI技术的发展，VLSI设计复杂度的逐渐增加使得人们越来越重视数字电路的可测性。扫描链是一种广泛应用于提高时序电路可测性的设计技术。然而，扫描链技术的使用同时也会使内部寄存器变得容易被外部接触到，从而导致芯片内部的机密信息易被黑客窃取。为了解决扫描链的安全问题，一种名为等效移位寄存器的方案被提出。虽然这种方案具有很高的安全性，然而当扫描链中寄存器数量很大时，过长的导线将会给电路带来故障、高功耗等不良影响。为了解决这个问题，本文首先通过对等效移位寄存器电路进行级联分析，发现级联后形成的新电路同样是等效移位寄存器电路。从而提出了一种基于短等效移位寄存器电路的安全扫描设计方案：将一条长的扫描链划分成若干个短的部分，然后将每个部分使用对应长度的等效移位寄存器电路或扩展的等效移位寄存器电路替代之后级联起来形成一个新的扫描链电路。通过分析得出新电路同样具有很好的可控制性和可观察性。接着通过以同一输入输出行为所对应电路结构的数量——基数作为安全性指标，对本文提出的设计方案进行安全性分析。通过对长为k的扫描电路被分成两个部分的情况进行讨论，得出在使用相同类型的等效移位寄存器电路的情况下，当两个部分的长度相等时新方案的基数最大，对应I2SR、LF2SR (LFSR)和I2LF2SR(I2LFSR)分别为3(22k-1)、(2k)2和4k222k。由此进一步推广到划分成多个部分的情况。通过模拟不同划分份数所对应新电路的基数，得出新方案的基数随着划分份数的增加而增加的结论。特别是当扫描链长度为100时，基数最大值对应分别为1044、1031和1061，此时划分份数均为33。对于使用准等效移位寄存器电路和GF2SR的设计，其基数随着分段数的增加而减小。当k=15，分段数为5时，基数最小值分别为1015和1022，但均大于使用等效移位寄存器方案的109。最后，针对各个设计方案的面积开支情况进行了对比分析，结果显示使用准等效移位寄存器电路的设计方案，其面积开支在叁个方案中为最小的8M。综合安全性和面积开支的分析，本文给出了在使用准等效移位寄存器电路的设计方案时，既能避免长导线以及高故障风险又能保证安全性和低面积开支的结论。(本文来源于《西安电子科技大学》期刊2014-06-01）
盛叶鹏[8]（2013）在《基于IEEE1149.6的PCIE边界扫描设计与实现》一文中研究指出边界扫描技术是一种标准的数字系统测试及可测性设计方法，它在工业界得到了广泛的应用。但是随着电子技术和高速数字通信技术的飞速发展，为了提高信号的传输速率，高速接口的使用越来越广泛。第一部边界扫描技术标准为IEEEStd1149.1，它主要是针对芯片内部互连和芯片与PCB板之间的低速数字信号的测试，但是对高级数字网络中交流耦合差分信号的测试，则表现出明显的不足。从而导致测试覆盖率大大的降低。在这种情况下，2003年IEEE通过了IEEE Std1149.6标准，这一标准主要是解决1149.1中无法检测的故障。虽然1149.6标准早在2001年就已经形成，但是由于标准需要向下兼容和处理交流特性的信号等特点，使得电路实现起来非常的困难，到目前为止，只有几款芯片真正实现这一技术。本文主要对边界扫描技术和具有交流耦合差分特性的信号进行了理论分析和研究，针对PCIE高速接口芯片实现边界扫描设计。1、详细分析了IEEE1149.6标准中针对交流耦合差分信号的边界扫描设计方法，提出了针对高速接口PCIE芯片的边界扫描设计方案并进行了电路逻辑设计，主要包括数字驱动器模块、数字接收器模块、模拟测试接收器模块和1149.6测试访问端口TAP。2、采用全定制的方法实现了边界扫描电路中的数字驱动器模块和数字接收器模块的版图设计。本文还分别对边界扫描设计电路中的指令集、交流测试信号和模块的版图设计进行了模拟验证。模拟结果表明，该边界扫描设计是正确的。(本文来源于《国防科学技术大学》期刊2013-03-01）
冯长江,李晓峰,毛博[9]（2011）在《建立在模拟集成电路上的边界扫描设计》一文中研究指出对模拟芯片边界扫描测试方法进行了研究,结合IEEE1149.1标准框架结构和IEEE1149.4标准混合信号测试总线思想构建了模拟芯片边界扫描测试电路,运用了数字移位寄存器和模拟开关构成模拟边界扫描单元,并编写了TAP控制器及其它电路的VHDL代码,通过实验仿真验证了测试电路的可行性。测试电路可以完成模拟芯片的简单互连测试以及性能测试。(本文来源于《计算机测量与控制》期刊2011年11期）
刘国平,周斌,刘秉琦[10]（2011）在《激光主动探测系统二维均匀扫描设计》一文中研究指出二维扫描振镜是激光主动探测系统实现一定视场范围内扫描探测的重要部件。针对振镜非均匀扫描的缺陷,讨论了二维扫描振镜的工作原理,分析了扫描激光光斑全覆盖条件,推导了等间距扫描量与驱动信号之间的关系式,结合单片机控制电路,给出了均匀扫描的软件实现方法,并对实现均匀扫描的电路进行了时序分析。该方法过程简单,激光光斑的均匀采样易于实现,可有效提高激光主动探测系统的探测效率。(本文来源于《光学仪器》期刊2011年05期）
扫描设计论文开题报告范文
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
快速成型技术是通过叁维设计软件或反求工程得到零件的叁维模型,并对模型进行近似处理生成切片软件能够识别的文件类型,如STL格式等。再选择合适的分层方法对处理后的模型进行切片,生成零件的轮廓信息。然后由快速成型系统根据轮廓信息逐层扫描,最终形成实体零件。叁维模型分层扫描是快速成型中尤为重要的过程。近似处理和分层方法决定了模型轮廓的精确性,运动扫描则决定了零件的成型形状。课题以叁维模型为基础,以等离子电弧为热源,搭建了快速成型系统进行设备与工艺研究。首先,创建了零件的叁维模型并对模型进行近似处理。其次,对模型进行分层切片。最后,通过运动控制系统携带等离子焊枪根据切片轮廓逐层扫描堆焊,得到实体零件。针对叁维快速成型技术,基本研究内容如下:首先,利用SOLIDWORKS叁维软件设计出零件的叁维模型,并对模型进行近似处理生成STL格式文件。通过分析不同切片算法对快速成型结果的影响,本课题选择了STL模型并研究了其分层过程。根据几何拓扑信息算法对STL叁维模型进行分层切片,生成一系列有序的模型轮廓信息即G代码。模型切片的实质是降维,即将叁维立体模型转化为若干二维层片的集合。其次,采用ATMEGA2560单片机作为控制卡的处理器配合外围电路设计了快速成型的运动控制卡。控制卡通过数据总线与上位机相连,在快速成型过程中,控制卡从上位机获取G代码,通过编译生成脉冲信号驱动步进电机转动。利用滚珠丝杠、步进电机搭建了叁维运动滑台。控制卡输出叁路脉冲分别控制叁台步进电机协同运动,实现了对叁维模型分层信息的扫描。再次,以PLC为控制核心搭建了等离子弧热源控制系统。该系统主要由两大模块组成,分别为参数预置模块和自动控制模块。参数预置模块的主要功能是系统调试和参数给定。自动控制模块与运动控制系统配合实现快速成型过程中等离子弧的开启和关断。然后,利用搭建好的快速成型系统进行工艺试验,验证系统的稳定性并寻找合适的快速成型工艺参数。试验采用厚度为6mm的Q235钢板作为成型基体,采用0.8mm的AWS A5.18 ER70S-6焊丝作为成型材料进行快速成型工艺试验。最后,通过工艺试验验证了该快速成型系统的可行性和稳定性。运动系统能够根据上位机设计的任意叁维模型进行精确的扫描。PLC控制系统能够保证等离子热源在快速成型过程中稳定的工作。另一方面,试验分别采用直流等离子弧和脉冲等离子弧进行快速成型工艺研究,分析了不同热输入、电流、送丝速度等因素对成型结果的影响。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
扫描设计论文参考文献
[1].范吉伟,李增红.一种复杂脉冲序列和脉冲延时扫描设计方法[C].2018年全国微波毫米波会议论文集(上册).2018
[2].仇文杰.叁维模型分层扫描设计及实现[D].兰州理工大学.2018
[3].李健铎.基于扫描设计的集成电路可测试性设计研究[D].贵州大学.2016
[4].何禄成.满足面积约束的低功耗扫描设计技术研究[D].哈尔滨工业大学.2015
[5].吴德清.基于全扫描设计的SOC测试数据压缩方法研究[D].湖南大学.2015
[6].李晓军,向长波,吕天志.宽带频谱/信号分析仪调谐本振高速扫描设计[C].2015年全国微波毫米波会议论文集.2015
[7].程军.基于等效移位寄存器的针对扫描链攻击的安全扫描设计[D].西安电子科技大学.2014
[8].盛叶鹏.基于IEEE1149.6的PCIE边界扫描设计与实现[D].国防科学技术大学.2013
[9].冯长江,李晓峰,毛博.建立在模拟集成电路上的边界扫描设计[J].计算机测量与控制.2011
[10].刘国平,周斌,刘秉琦.激光主动探测系统二维均匀扫描设计[J].光学仪器.2011