全文摘要
本实用新型公开了一种融合非易失多值存储与逻辑运算功能的动态可控器件单元，包括：主晶体管，主晶体管的栅极控制端串联有一个的两端非易失多值可变性阻抗，两端非易失多值可变性阻抗的两端分别为所属主晶体管的栅极控制端与单元整体栅极控制输入端；控制晶体管，控制晶体管的源极和漏极与两端非易失多值可变性阻抗并联；两端非易失多值可变性阻抗，用于当其维持在不同阻抗值时，通过单元整体栅极控制输入端对主晶体管进行栅控时的阈值电压不同，进而实现多值存储的功能。该单元有效解决传统芯片架构中运算单元与存储单元分立实现，使得在计算过程中数据在运算单元与存储单元之间搬运限制了芯片速度进一步提升的技术问题。
主设计要求
1.一种融合非易失多值存储与逻辑运算功能的动态可控器件单元，其特征在于，包括：主晶体管，所述主晶体管的栅极控制端串联有一个的两端非易失多值可变性阻抗，所述两端非易失多值可变性阻抗的两端分别为所属主晶体管的栅极控制端与单元整体栅极控制输入端；控制晶体管，所述控制晶体管的源极和漏极与所述两端非易失多值可变性阻抗并联；以及所述两端非易失多值可变性阻抗，用于当其维持在不同阻抗值时，通过所述单元整体栅极控制输入端对所述主晶体管进行栅控时的阈值电压不同，进而实现多值存储的功能。
设计方案
1.一种融合非易失多值存储与逻辑运算功能的动态可控器件单元，其特征在于，包括：
主晶体管，所述主晶体管的栅极控制端串联有一个的两端非易失多值可变性阻抗，所述两端非易失多值可变性阻抗的两端分别为所属主晶体管的栅极控制端与单元整体栅极控制输入端；
控制晶体管，所述控制晶体管的源极和漏极与所述两端非易失多值可变性阻抗并联；以及
所述两端非易失多值可变性阻抗，用于当其维持在不同阻抗值时，通过所述单元整体栅极控制输入端对所述主晶体管进行栅控时的阈值电压不同，进而实现多值存储的功能。
2.根据权利要求1所述的融合非易失多值存储与逻辑运算功能的动态可控器件单元，其特征在于，所述主晶体管和所述控制晶体管为空穴型或者电子型的金属氧化物半导体场效应晶体管、无结型晶体管、薄膜晶体管、二维材料晶体管、纳米线晶体管、鳍型场效应晶体管或栅极环绕型场效应晶体管。
3.根据权利要求1所述的融合非易失多值存储与逻辑运算功能的动态可控器件单元，其特征在于，所述非易失性多值可变阻抗为铁电电容、磁性隧道结或忆阻器件，其中所述忆阻器件为阻变存储器、相变存储器或导电桥式存储器。
4.根据权利要求1所述的融合非易失多值存储与逻辑运算功能的动态可控器件单元，其特征在于，所述非易失多值可变性阻抗与所述主晶体管分立实现或直接集成在所述主晶体管的栅极上。
5.根据权利要求1所述的融合非易失多值存储与逻辑运算功能的动态可控器件单元，其特征在于，其中，
当所述控制晶体管在栅极控制端控制下为关闭阻断状态时，所述单元整体等效为由所述单元整体栅极控制端为输入，所述主晶体管的源极连接参考电压，所述主晶体管的漏极作为输出的阈值电压可变的非易失性多值存储器；
当所述控制晶体管在所述栅极控制端控制下为开启导通状态时，由于所述非易失多值可变性阻抗与所述控制晶体管并联，其对所述主晶体管的栅极影响被导通状态的所述控制晶体管屏蔽，所述单元整体可等效为由所述单元整体栅极控制端为栅极输入，所述主晶体管的源极作为漏极输入，所述主晶体管的漏极作为漏极输出的用于逻辑运算的晶体管。
设计说明书
技术领域
本实用新型涉及半导体技术领域，特别涉及一种融合非易失多值存储与逻辑运算功能的动态可控器件单元。
背景技术
计算机芯片计算力增长主要来源于两大因素——摩尔定律和硬件架构创新。随着摩尔定律的发展，工艺制程进一步缩小能给芯片技术带来的推动越来越小，摩尔定律的发展速度也开始逐渐放缓甚至有达到尽头的趋势，于是硬件架构创新对计算力的进一步提升将愈发重要，人们开始试图从芯片架构上进行创新来进一步推动芯片技术的发展。在摩尔定律不断减缓甚至会停止的情况下，计算机芯片架构的创新会对计算能力增长起到更为关键的作用。
与此同时，摩尔定律的发展也促使了计算机芯片计算能力的飞速提升，进而在近年来诱发了人工智能的第三次大爆发。在初期，人们使用各种已有的通用芯片技术与架构来实现人工智能神经网络的各种算法，比如CPU(Central Processing Unit，中央处理器)、GPU(Graphics Processing Unit，图形处理器)或者FPGA(Field－Programmable GateArray，现场可编程门阵列)。其中，GPU和FPGA两者各有好处：GPU比较适合在云端，从计算的有效性角度看FPGA更有优势。英特尔、微软等公司，在自己没有GPU的情况下，曾努力推进FPGA的方案。但从应用、做程序的难度看，由于GPU的使用面比FPGA的使用面要更广，做FPGA比做GPU更加困难。然而随着人工智能的进一步飞速发展，已有的传统芯片架构均已不能满足人们对更高、更快、更强计算力的无限渴求，所以人们已经把目光投向可自行定制的ASIC(Application Specific Integrated Circuit，专用集成电路)芯片技术，同样试图对芯片架构进行创新来满足人工智能神经网络对计算力提升的需求。
无论是通用芯片的进一步发展，还是做人工智能ASIC芯片创新，二者均必须要面临一个至关重要的挑战，就是数据在逻辑运算单元和存储单元之间的反复来回搬运，人们称之为存储墙。得益于摩尔定律的发展，处理器逻辑运算单元的运算速度以每年约55％的速度提升，然而存储单元速度仅仅以每年约10％的速度提升，运算单元和存储单元之间的性能差距越来越大，数据搬运的效率不因摩尔定律的发展而提高，甚至可以说相对于运算单元的性能正在逐渐降低。以往常用的传统冯·诺依曼芯片架构和哈佛芯片架构，均将逻辑运算功能与存储功能分开在两个分立的单元中实现，芯片在高速运算过程中需要将大量数据在逻辑单元和存储单元之间进行多次反复的搬运。另一方面，对于面向人工智能神经网络的ASIC芯片来说，随着相关算法的发展和运算数据量的爆炸式增长，人工智能芯片对存储带宽的需求也飞速升高。以谷歌的TPU(Tensor Processing Unit，张量处理器)为例，它所使用的是DDR3SDRAM(Double-Data-Rate Three Synchronous Dynamic RandomAccess Memory)存储架构，访存或者说数据搬运带宽只有30GB\/s左右，由于人工智能芯片的独特需求，数据搬移需要的能量在整个计算中占非常大的比重，由于访存带宽极大地限制了TPU性能的发挥，很多时候运算处理单元其实是在停下来等待从存储通过总线搬运过来的运算数据。
为了解决存储墙的问题，人们提出了许多不同的方法，例如采用3D堆叠法，就是在处理器周围堆叠更多的存储器件，把更多的存储放在计算处理单元里，以减少芯片内外的数据搬移，提高计算和存储之间的带宽。可以看到3D堆叠法仅仅是空间上存储位置的改变，减小了存储单元与运算单元之间的距离，并没有本质上的架构改变。传统意义上的冯·诺依曼架构，计算单元不管有多快，数据一定是从硬盘搬到主存，再搬到运算单元。然而，人类的大脑计算和存储不是分开的，不需要数据搬移，所以未来的计算机体系结构要改变传统的把计算和存储分开的架构，使得存与算融合在一起，存储与计算一体化的架构已经成为了芯片行业工业界以及学术界共同关注的焦点以及未来芯片发展的一大趋势。
实用新型内容
本实用新型旨在至少在一定程度上解决相关技术中的技术问题之一。
为此，本实用新型的目的在于提出融合非易失多值存储与逻辑运算功能的动态可控器件单元，可以有效解决传统芯片架构中运算单元与存储单元分立实现，使得在计算过程中数据在运算单元与存储单元之间搬运限制了芯片速度进一步提升的技术问题。
为达到上述目的，本实用新型一方面提出了一种融合非易失多值存储与逻辑运算功能的动态可控器件单元，包括：主晶体管，所述主晶体管的栅极控制端串联有一个的两端非易失多值可变性阻抗，所述两端非易失多值可变性阻抗的两端分别为所属主晶体管的栅极控制端与单元整体栅极控制输入端；控制晶体管，所述控制晶体管的源极和漏极与所述两端非易失多值可变性阻抗并联；所述非易失多值可变性阻抗，用于当其维持在不同阻抗值时，通过所述单元整体栅极控制输入端对所述主晶体管进行栅控时的阈值电压不同，进而实现多值存储的功能。
本实用新型的融合非易失多值存储与逻辑运算功能的动态可控器件单元，将逻辑运算和数据存储在融合在同一个单元中实现，从芯片架构的器件单元底层出发实现存算一体的功能，既可以实现非易失多值存储功能，也可以实现逻辑运算功能，并且可以实时控制功能的切换。有效解决传统芯片架构中运算单元与存储单元分立实现，使得在计算过程中数据在运算单元与存储单元之间搬运限制了芯片速度进一步提升的技术问题。
进一步地，所述主晶体管和所述控制晶体管为空穴型或者电子型的金属氧化物半导体场效应晶体管、无结型晶体管、薄膜晶体管、二维材料晶体管、纳米线晶体管、鳍型场效应晶体管或栅极环绕型场效应晶体管。
进一步地，所述非易失性多值可变阻抗为铁电电容、磁性隧道结或忆阻器件，其中，所述忆阻器件可以为阻变存储器，相变存储器或导电桥式存储器等。
进一步地，所述非易失多值可变性阻抗与所述主晶体管分立实现或直接集成在所述主晶体管的栅极上。
进一步地，其中，当所述控制晶体管在栅极控制端控制下为关闭阻断状态时，所述单元整体等效为由所述单元整体栅极控制端为输入，所述主晶体管的源极连接参考电压，所述主晶体管的漏极作为输出的阈值电压可变的非易失性多值存储器；当所述控制晶体管在所述栅极控制端控制下为开启导通状态时，由于所述非易失多值可变性阻抗与所述控制晶体管并联，其对所述主晶体管的栅极影响被导通状态的所述控制晶体管屏蔽，所述单元整体可等效为由所述单元整体栅极控制端为栅极输入，所述主晶体管的源极作为漏极输入，所述主晶体管的漏极作为漏极输出的用于逻辑运算的晶体管。
本实用新型附加的方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本实用新型的实践了解到。
附图说明
本实用新型上述的和\/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：
图1为根据本实用新型实施例的融合非易失多值存储与逻辑运算功能的动态可控器件单元的结构示意图；
图2为根据本实用新型实施例1的存算一体器件单元的示意图；
图3为根据本实用新型实施例2的器件单元整体结构设计示例图；
图4为根据本实用新型实施例3的器件单元整体结构设计示例图；
图5为根据本实用新型实施例4的两个本实用新型实施例单元组成的存算一体反相器模块示例图；
图6为根据本实用新型简化后的实施例4的存算一体反相器模块示例图；
图7为根据本实用新型一个实施例的存算一体反相器工作时的输入信号与输出信号关系示意图。
具体实施方式
下面详细描述本实用新型的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，旨在用于解释本实用新型，而不能理解为对本实用新型的限制。
下面参照附图描述根据本实用新型实施例提出的融合非易失多值存储与逻辑运算功能的动态可控器件单元。
图1是本实用新型一个实施例的融合非易失多值存储与逻辑运算功能的动态可控器件单元的结构示意图。
如图1所示，该融合非易失多值存储与逻辑运算功能的动态可控器件单元10包括：主晶体管11、控制晶体管12和非易失多值可变性阻抗13。
其中，主晶体管11的栅极控制端串联有一个的两端非易失多值可变性阻抗13，两端非易失多值可变性阻抗13的两端分别为所属主晶体管11的栅极控制端与单元10整体栅极控制输入端。控制晶体管12的源极和漏极与两端非易失多值可变性阻抗13并联。非易失多值可变性阻抗13用于当其维持在不同阻抗值时，通过单元10整体栅极控制输入端对主晶体管11进行栅控时的阈值电压不同，进而实现多值存储的功能。本实用新型实施例的单元10有效解决传统芯片架构中运算单元与存储单元分立实现，使得在计算过程中数据在运算单元与存储单元之间搬运限制了芯片速度进一步提升的技术问题。
可以理解的是，本实用新型实施例提出了一种可以实现非易失性多值存储功能和逻辑运算功能，并且可以通过实时控制功能切换实现存算一体化器件单元结构。具体地，该单元10包括两个晶体管与一个多值可变的非易失性阻抗13，主晶体管11的栅极控制端串联有一个的两端非易失多值可变性阻抗13，该阻抗的两端分别为主晶体管11的栅极控制端与单元整体栅极控制输入端；与此同时，该阻抗13与另一个控制晶体管12的源极和漏极并联。非易失多值可变性阻抗13的主要作用在于，当其维持在不同阻抗值时，通过单元整体栅极控制输入端对主晶体管进行栅控时的阈值电压不同，进而实现多值存储的功能。
上述为融合非易失多值存储与逻辑运算功能的动态可控器件单元10的结构，关于本实用新型实施例单元10的具体操作方法为，在本实用新型的一个实施例中，其中，当控制晶体管在栅极控制端控制下为关闭阻断状态时，单元整体等效为由单元整体栅极控制端为输入，主晶体管的源极连接参考电压，主晶体管的漏极作为输出的阈值电压可变的非易失性多值存储器；当控制晶体管在栅极控制端控制下为开启导通状态时，由于非易失多值可变性阻抗与控制晶体管并联，其对主晶体管的栅极影响被导通状态的控制晶体管屏蔽，单元整体可等效为由单元整体栅极控制端为栅极输入，主晶体管的源极作为漏极输入，主晶体管的漏极作为漏极输出的用于逻辑运算的晶体管。
进一步地，在本实用新型的一个实施例中，主晶体管11和控制晶体管13可以为空穴型(P型)或者电子型(N型)的MOSFET(Metal-Oxide-Semiconductor Field-EffectTransistor，金属氧化物半导体场效应晶体管)、无结型晶体管(JunctionlessTransistor)、TFT(Thin Film Transistor，薄膜晶体管)、二维材料晶体管(Two DimensionTransistor)、纳米线晶体管(Nanowire Transistor)、鳍型场效应晶体管(FinFET)或GAAFET(Gate-all-around FET，栅极环绕型场效应晶体管)。
进一步地，在本实用新型的一个实施例中，非易失性多值可变阻抗13可以为铁电电容、磁性隧道结或忆阻器件。
具体地，非易失性多值可变阻抗13也可以称为两端非易失性多值可变阻抗ZNV<\/sub>，可以是FC(Ferroelectric Capacitance，铁电电容)，MTJ(Magnetic Tunnel Junction，磁性隧道结)，忆阻器件(Memristor)，例如：RRAM(Resistive Random Access Memory，阻变式存储器)，CBRAM(Conductive-bridging RAM，导电桥式随机存取存储器)，PCM(Phase-changeMemory，相变存储器)，当然，忆阻器件还可以有很多种，包括但不限定于上述的阻变式存储器、导电桥式随机存取存储器和相变存储器，上述仅作为示例，不做具体限定。
上述实施例为本实用新型实施例的整体结构介绍，下面将通过具体实施例对本实用新型实施例单元进行进一步阐述，以非易失性多值可变阻抗13为铁电电容为例，本实用新型实施例通过实施例1对融合非易失多值存储与逻辑运算功能的动态可控器件单元10进行进一步阐述。
如图2所示，该单元包括两个N型MOS场效应晶体管(102，103)与一个多值可变的非易失性多值可变铁电电容(101)，主晶体管TM<\/sub>(102)的栅极控制端GINT<\/sub>(150)串联有一个的两端非易失多值可变铁电电容ZNV<\/sub>(101)，该铁电电容ZNV<\/sub>(101)的两端分别为主晶体管TM<\/sub>(102)的栅极控制端GINT<\/sub>(150)与单元整体栅极控制端GU<\/sub>(110)；与此同时，该铁电电容ZNV<\/sub>(101)与另一个控制晶体管TC<\/sub>(103)的源极SC<\/sub>和漏极DC<\/sub>并联，即控制晶体管TC<\/sub>(103)的源极SC<\/sub>连接单元整体栅极控制端GU<\/sub>(110)，它的漏极DC<\/sub>主晶体管TM<\/sub>(102)的栅极控制端GINT<\/sub>(150)。
当控制晶体管TC<\/sub>(103)栅极控制端GC<\/sub>(120)上电压高于其阈值电压使其开启导通时，由于铁电电容ZNV<\/sub>(101)与控制晶体管TC<\/sub>(103)并联，铁电电容ZNV<\/sub>(101)对主晶体管TM<\/sub>(102)栅极的影响被导通状态的控制晶体管TC<\/sub>(103)屏蔽，故该单元整体可等效为一个由单元整体栅极控制端为栅极输入GU<\/sub>(110)，主晶体管TM<\/sub>(102)源极SM<\/sub>(130)作为源极，主晶体管TM<\/sub>(102)的漏极DM<\/sub>(140)作为漏极的可用于逻辑运算的晶体管。
当控制晶体管TC<\/sub>(103)栅极控制端GC<\/sub>(120)上电压低于其阈值电压使其关闭阻断时，该单元整体可等效为一个由单元整体栅极控制端GU<\/sub>(110)为输入，主晶体管TM<\/sub>(102)源极SM<\/sub>(130)连接参考电压，主晶体管TM<\/sub>(102)的漏极DM<\/sub>(140)作为输出的阈值电压可变的非易失性铁电场效应晶体管存储器。
非易失多值可变性铁电电容ZNV<\/sub>(101)的主要作用在于，当其两端的电压超过其矫顽电压时可以将其极化，不同极性、不同幅值的电压可以使得其极化的方向和程度不同，进而不同程度地增强或者减小加在单元整体栅极控制端GU<\/sub>(110)上的电压对主晶体管(102)的影响，使得通过单元整体栅极控制输入端GU<\/sub>(110)对主晶体管TM<\/sub>(102)进行栅控时的阈值电压不同程度的高于或者低于主晶体管TM<\/sub>(102)的本征阈值电压，进而实现多值存储的功能。具体写入操作可以直接通过在单元整体栅极控制输入端GU<\/sub>(110)上加超过其矫顽电压值的电压对铁电电容ZNV<\/sub>(101)进行极化写入；具体读取操作可以通过在单元整体栅极控制输入端GU<\/sub>(110)上加低于其矫顽电压值的电压，同时在晶体管的源漏两端读取其电流值的大小来判断目前的存储态。
当铁电电容ZNV<\/sub>(101)的极化方向向上时，主晶体管TM<\/sub>(102)栅极GINT<\/sub>(150)上的电压至将低于加在单元整体栅极控制端GU<\/sub>(110)上的电压值，那么通过单元整体栅极控制端GU<\/sub>(110)来开启主晶体管TM<\/sub>(102)的阈值电压将要高于主晶体管TM<\/sub>(102)本征阈值电压。向上极化的程度越大，则通过单元整体栅极控制端GU<\/sub>(110)开启主晶体管TM<\/sub>(102)所需的阈值电压就越高。
当铁电电容ZNV<\/sub>(101)的极化方向向下时，主晶体管TM<\/sub>(102)栅极GINT<\/sub>(150)上的电压至将高于加在单元整体栅极控制端GU<\/sub>(110)上的电压值，那么通过单元整体栅极控制端GU<\/sub>(110)来开启主晶体管TM<\/sub>(102)的阈值电压将要低于主晶体管TM<\/sub>(102)本征阈值电压。向下极化的程度越大，则通过单元整体栅极控制端GU<\/sub>(110)开启主晶体管TM<\/sub>(102)所需的阈值电压就越低。
进一步地，在本实用新型的一个实施例中，非易失多值可变性阻抗300与主晶体管100分立实现或直接集成在主晶体管的栅极上。
可以理解的是，非易失多值可变性阻抗300可以是与主晶体管100分立实现，也可以是集成为一个集成整体，即阻抗300直接集成在主晶体管100的栅极上。
其中，在非易失性多值可变铁电电容可以是与主晶体管分立实现时，下面将通过实施例2对融合非易失多值存储与逻辑运算功能的动态可控器件单元10进行进一步阐述。
如图3所示，当铁电电容和主晶体管为分立结构时，其形成于Si基底上的P型有源区(201)之中。主晶体管包括N型掺杂区源极(202)和漏极(210)、TiN金属栅极(204)以及栅介质HfO2<\/sub>(203)。控制晶体管，同样位于P型有源区中，包括N型掺杂区源极(209)和漏极(211)、TiN金属栅极(212)和栅介质HfO2<\/sub>(213)。主晶体管与控制晶体管的衬底之间通过绝缘隔离区(215)隔开。与主晶体管串联的铁电电容包括TiN上电极(208)、TiN下电极(206)以及中间的铁电HfZrO4<\/sub>层(207)。其中，铁电电容的下电极(206)通过W(205)与主晶体管的栅极(204)相连，上电极(208)连接单元整体栅极控制端(Gu<\/sub>)；同时，该铁电电容与控制晶体管的源极(209)、漏极(211)并联，铁电电容的下电极(206)与控制晶体管的源极(209)通过W(215)相连，上电极(208)与漏极(211)通过W(214)相连。
基于上述实施例，本实用新型实施例还提出一种融合非易失多值存储与逻辑运算功能的动态可控器件单元，包括两个N型场MOS效应晶体管与一个多值可变非易失性铁电电容，其中非易失性多值可变铁电电容直接集成在主晶体管的栅极上。下面将通过实施例3对融合非易失多值存储与逻辑运算功能的动态可控器件单元进行进一步阐述。
如图4所示，对于非易失性多值可变铁电电容与主晶体管为集成结构时，非易失多值可变性阻抗直接集成在主晶体管的栅极上。该器件形成于其形成于Si基底上的P型有源区(301)之中，主晶体管包括N型掺杂区源极(302)和漏极(311)、栅介质层HfO2<\/sub>(303)、金属浮栅层TiN(304)、铁电HfZrO4<\/sub>层(305)以及TiN栅极(306)，其中铁电HfZrO4<\/sub>层(305)、金属层TiN(304)以及栅介质层HfO2<\/sub>(303)共同构成其栅极堆叠。控制晶体管包括N型掺杂区源极(310)和漏极(308)、栅介质层HfO2<\/sub>(309)以及TiN栅极(307)，其源极(310)通过W(312)与主晶体管的栅极(306)相连，漏极(308)则通过W(313)与主晶体管栅极堆叠中的浮栅TiN金属层(304)相连。主晶体管与控制晶体管的衬底之间通过隔离绝缘区(314)隔开。
进一步地，下面将通过实施例4对融合非易失多值存储与逻辑运算功能的动态可控器件单元进行进一步阐述，本实施例还提出一种基于本实用新型存算一体化器件单元组成的存算一体反相器功能模块，如图5所示，具体包括：
反相器功能模块由两个存算一体单元组成。一个存算一体单元由铁电电容(301)、控制晶体管(303)、N型MOS主晶体管(305)组成：铁电电容一端接输入GIN<\/sub>(307)，另一端接N型主晶体管(305)的栅极(310)；控制晶体管的栅极(308)作为控制端，源极和漏极与铁电电容(301)并联；N型主晶体管(305)的源极接地GND，漏极接输出DOUT<\/sub>(312)。另一个存算一体单元由铁电电容(302)、控制晶体管(304)、P型MOS主晶体管(306)组成：铁电电容一端接输入GIN<\/sub>(307)，另一端接P型主晶体管(306)的栅极(311)；控制晶体管的栅极(309)作为控制端，源极和漏极与铁电电容(302)并联；P型主晶体管(306)的源极接电源电压VDD<\/sub>，漏极接输出DOUT<\/sub>(312)。
可以看到，这种结构当中两个铁电电容(301)、(302)，两个控制晶体管(303)、(304)是重复的结构，故可以将其简化如图6所示的结构，其工作原理如下：
当控制晶体管TC<\/sub>(502)的栅极控制端GC<\/sub>(506)上电压高于其阈值电压使其开启导通时，由于铁电电容ZNV<\/sub>(501)与控制晶体管TC<\/sub>(502)并联，铁电电容ZNV<\/sub>(101)对N型主晶体管TN<\/sub>(503)和P型主晶体管TP<\/sub>(504)栅极的影响被导通状态的控制晶体管TC<\/sub>(502)屏蔽，单元整体输入端GIN<\/sub>(505)的信号直接施加在N型主晶体管TN<\/sub>(503)和P型主晶体管TP<\/sub>(504)的栅极。故该单元整体可等效为一个以单元整体输入端GIN<\/sub>(505)作为输入，由N型主晶体管TN<\/sub>(503)和P型主晶体管TP<\/sub>(504)构成，以它们的漏极作为输出端DOUT<\/sub>(508)的常规逻辑反相器。
当单元整体输入端GIN<\/sub>(505)为高电平时，N型主晶体管TN<\/sub>(503)导通，P型主晶体管TP<\/sub>(504)截止，输出端DOUT<\/sub>(508)输出低电平；当单元整体输入端GIN<\/sub>(505)为低电平时，N型主晶体管TN<\/sub>(503)关断截止，P型主晶体管TP<\/sub>(504)开启导通，输出端DOUT<\/sub>(508)输出高电平。整体实现从输入到输出的反相器的逻辑功能，其输出电压和输入电压之间的关系如图6中本征反向工作态(600)虚线所示。
当控制晶体管TC<\/sub>(502)的栅极控制端GC<\/sub>(506)上电压低于其阈值电压使其关闭阻断时，该单元整体可等效为一个以单元整体输入端GIN<\/sub>(505)作为输入，由铁电电容ZNV<\/sub>(501)作为存储的部件，以N型主晶体管TN<\/sub>(503)和P型主晶体管TP<\/sub>(504)的漏极作为输出端DOUT<\/sub>(508)的反相翻转电压多值可变的非易失性存储器。
该反相翻转电压多值可变的非易失性存储器的输入输出曲线示例如图7所示，当铁电电容完全向上极化(601)、部分向上极化(602)、部分向下极化(603)、完全向下极化(604)时的，该存储器的翻转电压值均不相同。
当铁电电容ZNV<\/sub>(501)的极化方向向上时，N型主晶体管TN<\/sub>(503)栅极和P型主晶体管TP<\/sub>(504)的栅极GINT<\/sub>(507)上的电压至将低于加在单元整体输入端GIN<\/sub>(505)上的电压值，那么通过单元整体输入端GIN<\/sub>(505)来翻转由N型主晶体管TN<\/sub>(503)栅极和P型主晶体管TP<\/sub>(504)组成的反相器时，翻转电压将要高于该反相器的本征翻转电压(600)。向上极化的程度越大，则通过单元整体输入端GIN<\/sub>(505)翻转该反相器所需的翻转电压就越高。当铁电电容完全向上极化(601)时，所需的翻转电压达到最高值；当铁电电容部分向上极化(602)时，所需的翻转电压在最高值与本征翻转电压(600)之间。
当铁电电容ZNV<\/sub>(501)的极化方向向下时，N型主晶体管TN<\/sub>(503)栅极和P型主晶体管TP<\/sub>(504)的栅极GINT<\/sub>(507)上的电压至将高于加在单元整体输入端GIN<\/sub>(505)上的电压值，那么通过单元整体输入端GIN<\/sub>(505)来翻转由N型主晶体管TN<\/sub>(503)栅极和P型主晶体管TP<\/sub>(504)组成的反相器时，翻转电压将要低于该反相器的本征翻转电压(600)。向下极化的程度越大，则通过单元整体输入端GIN<\/sub>(505)翻转该反相器所需的翻转电压就越低。当铁电电容完全向下极化(604)时，所需的翻转电压达到最低值；当铁电电容部分向下极化(603)时，所需的翻转电压在最低值与本征翻转电压(600)之间。
根据本实用新型实施例提出的融合非易失多值存储与逻辑运算功能的动态可控器件单元，将逻辑运算和数据存储在融合在同一个单元中实现，从芯片架构的器件单元底层出发实现存算一体的功能，既可以实现非易失多值存储功能，也可以实现逻辑运算功能，并且可以实时控制功能的切换。有效解决传统芯片架构中运算单元与存储单元分立实现，使得在计算过程中数据在运算单元与存储单元之间搬运限制了芯片速度进一步提升的技术问题。
在本实用新型的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本实用新型和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本实用新型的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本实用新型的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。
在本实用新型中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系，除非另有明确的限定。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本实用新型中的具体含义。
在本实用新型中，除非另有明确的规定和限定，第一特征在第二特征“上”或“下”可以是第一和第二特征直接接触，或第一和第二特征通过中间媒介间接接触。而且，第一特征在第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第一特征在第二特征正下方或斜下方，或仅仅表示第一特征水平高度小于第二特征。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本实用新型的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
尽管上面已经示出和描述了本实用新型的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本实用新型的限制，本领域的普通技术人员在本实用新型的范围内可以对上述实施例进行变化、修改、替换和变型。
设计图
相关信息详情
申请码:申请号:CN201920091563.4
申请日:2019-01-18
公开号:公开日:国家:CN
国家/省市:11(北京)
授权编号:CN209231927U
授权时间:20190809
主分类号:G06F 15/78
专利分类号:G06F15/78;G11C11/22;G11C5/12;G11C5/14
范畴分类:40A;
申请人:清华大学
第一申请人:清华大学
申请人地址:100084 北京市海淀区清华园
发明人:任天令;李宇星;梁仁荣;赵瑞婷;刘厚方;王方伟;熊本宽;杨轶
第一发明人:任天令
当前权利人:清华大学
代理人:张润
代理机构:11201
代理机构编号:北京清亦华知识产权代理事务所（普通合伙）
优先权:关键词:当前状态:审核中
类型名称:外观设计
标签：逻辑运算论文; 存储单元论文; 晶体管计算机论文; 运算速度论文; 阈值电压论文; 铁电材料论文; 关系运算论文; 存储芯片论文; 与运算论文; 阻抗电压论文; 关系逻辑论文; 晶体管论文;