导读:本文包含了大容量存储器论文开题报告文献综述、选题提纲参考文献及外文文献翻译，主要关键词:存储器,大容量,效应,晶体管,模块,机场,操作。
大容量存储器论文文献综述
刘笛[1]（2019）在《大容量存储器高可靠性3D封装技术研究》一文中研究指出大容量数据存储在高可靠性、高密度、低成本等的现实上存在技术瓶颈,针对此问题,3D封装作为一种有效方案被提出。从陶瓷封装技术的角度出发,探讨一种大容量存储器电路的高可靠堆迭封装方法,以陶瓷双面两腔外壳完成存储器芯片的3D封装。提出热匹配特性控制、多芯片堆迭和低弧度引线键合技术。对大容量存储芯片3D封装的可靠性设计、关键工艺技术、典型故障模式、故障机理和解决方案等展开研究,以提高存储器的可靠性、环境适应性和空间存储效率。实验证明,以此法完成封装的单一电路的存储容量达到世界一流水平,满足国内外新兴产业及高可靠性领域使用需求。(本文来源于《微处理机》期刊2019年03期）
孙洪江[2]（2019）在《大容量阻变存储器关键电路设计及测试系统研究》一文中研究指出近年来大数据、物联网、人工智能的迅速崛起对数据存储提出了更高的要求,但传统非挥发型存储器如Flash的发展在半导体工艺节点达到22nm时遇到了阻碍,因此学术界和工业界都开始进行新一代存储器的研究。作为新型非挥发型存储器的一员,阻变存储器RRAM因其具有高可靠、转变速度快、单元特征尺寸小、便于叁维集成等优势逐渐成为研究的热点。本文工作围绕64Mb RRAM项目展开,对RRAM的阻变机理、存储单元结构、所需灵敏放大器等方面进行研究,主要内容如下。首先通过对比0T1R、1T1R、1D1R等单元结构特点确定了64Mb RRAM中所使用的单元结构为1T1R类型,根据1T1R单元原理图完成了存储单元版图的设计,随后将存储单元扩展至存储阵列。在64Mb RRAM整体设计上本文采用分割阵列和层次化译码方式,将存储阵列整体分割成4×39个小阵列,每个小阵列包括2048×256个单元,此外每个小阵列还有其对应的参考阵列用于提供参考电阻接入灵敏放大器。其次根据RRAM的读出特性,本文针对性地设计了一款电压型交叉耦合结构的读出灵敏放大器,其前仿结果表明该灵敏放大器可以在25ns内将数据准确读出。在前仿通过基础上完成了灵敏放大器版图的设计,并通过使用叉指结构、对称设计、添加dummy等方法来保证其性能,最终的版图面积为21.08×15.16μm2。随后进行了寄生参数提取和后仿工作,其后仿结果证明该灵敏放大器电路满足RRAM的读出需求。最后针对64Mb RRAM芯片后期的测试环节,根据RRAM的工作时序和测试需求等完成了 64Mb RRAM测试系统的设计,搭建仿真验证平台,编写测试向量和RRAM model模型,并使用modelsim软件对RRAM测试系统进行功能验证。通过分析读、写和不同工作模式的仿真波形得出结论,本文所设计RRAM测试系统可以用于64Mb RRAM芯片后期的测试。(本文来源于《北京交通大学》期刊2019-06-03）
李远哲,贺海文,万丽,李妍,赵峰[3]（2019）在《嵌入式系统大容量NAND Flash存储器分区管理设计》一文中研究指出针对嵌入式系统中对大容量Flash存储器数据存储管理的需求,对大容量NAND Flash存储器分区、数据写入机制进行研究,借鉴FAT文件管理系统的理念,通过定义和动态维护分区属性数据结构的方法,建立了一种简单易行的分区管理机制,控制数据存储管理,并给出了具体的数据结构和设计流程图;结合实际工程应用进行了实验验证和分析,应用结果表明,该方法软件设计简单,资源需求低,实现了对大容量NAND Flash存储器的分区化管理,方便了用户对目标数据的快速检索定位,提高了数据使用效率,同时保证了数据存储的完整性、实时性、正确性,并大大降低了对上位机数据处理的难度;该方法的提出,为嵌入式系统中大容量Flash存储器的使用管理提供了新的思路,具有较高的实用性和推广应用价值。(本文来源于《计算机测量与控制》期刊2019年02期）
李雯[4]（2018）在《大容量有机场效应晶体管非易失性存储器的研究》一文中研究指出信息技术产业的迅速发展对大容量和快速存储器件提出前所未有的需求,而当前基于传统无机材料的存储器件正面临尺寸极限的挑战;同时,电子科学技术的日益发展也急需与未来柔性电子电路相兼容的新型存储器件。基于有机场效应晶体管的非易失性存储器因具有低成本、非破坏性读取、高密度存储、易于集成、可实现大面积制备、与柔性衬底相兼容等优点,在射频标签、传感器、柔性集成电路、可穿戴电子设备等众多传统与新兴领域具有巨大的应用潜力,被认为是未来有机电子领域不可或缺的重要组成部分,因而受到学术界和产业界的极大关注。近年来,研究者们致力于开发大容量有机场效应晶体管存储器,并已取得了一定的研究进展,但器件的存储容量仍有待提高以满足高密度存储需求。本论文从材料选择、界面调控、制备工艺等方面进行研究,对栅绝缘层和有机半导体层进行调控,制备了具有大存储容量的有机场效应晶体管存储器。该研究结果不仅为实现大容量有机场效应晶体管存储器提供了新的思路和方法,也为实现有机场效应晶体管存储器的大面积生产和实际应用提供了重要的基础和策略。主要研究内容及成果如下:1.设计了以并五苯/P13/并五苯叁层有机异质结组成的“类量子阱”结构并作为有机场效应晶体管的有机半导体层,在有机半导体异质结和聚合物介电体的协同作用下,有效地提高了器件的存储性能。器件实现了 60 V的存储窗口,3000次读写擦循环,和延长可达10年的维持时间。器件稳定可靠的存储性能为实现多阶存储特性的提供了重要条件,器件实现了 4阶存储特性,各存储态间电流开关比大于10,且维持时间超过10,000秒。该研究提供了一种实现高性能有机场效应晶体管多阶存储器新颖且有效的设计策略,同时拓展了有机半导体材料在有机场效应晶体管存储器中的应用。2.研究了基于PMMA的有机场效应晶体管存储器在不同温度下的工作稳定性,首次关注了低温对有机场效应晶体管存储器存储性能的影响。研究发现并五苯的结晶性在低温或高温下均有所衰减,同时,并五苯和PMMA的薄膜形貌在不同温度下发生变化,从而影响器件的电荷注入以及电荷存储,导致器件存储窗口变小和维持时间稳定性有所衰减。在此基础上,研究了以PMMA作为电荷俘获层的有机异质结场效应晶体管存储器,器件实现了稳定可靠的4阶存储特性,同时基于PMMA的柔性器件表现出良好的柔韧性,在弯曲10,000次后仍然保持很好的存储特性。3.提出了旋涂WG3/TMP共混溶液制备WG3纳米结构阵列作为有机场效应晶体管存储器的电荷俘获层,与基于WG3薄膜的器件相比,器件的存储窗口由28V增加到45V,写入擦除速度提高到20毫秒,存储稳定性也获得明显提高。独立的WG3纳米结构提高了电荷俘获与释放的效率,同时有效地抑制了被俘获电荷的扩散,提高了存储稳定性与可靠性。该研究为获得高性能大容量有机场效应晶体管存储器提供了新的实现方案。4.实现了具有双极存储特性的有机场效应晶体管存储器,有效地提高了器件的电荷存储容量。提出了采用极性聚合物电介体材料944与非极性聚合物电介体材料PS共混体系作为电荷存储层的方案,通过研究基于不同944/PS混合比例器件的电学性能,证明了 944较强的空穴俘获能力和PS较强的电子俘获能力及稳定的电荷存储性能,同时获得的最优器件表现出73.4 V的存储窗口。基于该器件进一步论证了器件的双极存储特性并实现了稳定的6阶存储特性。研究结果为实现大容量、高密度存储器件提供了简单有效的方法。5.提出了将小分子/聚合物电介体共混材料体系应用于有机场效应晶体管存储器的制备,在获得较高存储性能的同时极大地简化了器件制备工艺。旋涂小分子/聚合物电介体共混材料自发形成有机半导体层和电荷存储层,所得器件表现出优异的存储性能,尤其是实现了维持时间超过5X104秒的8个导电态,可实现3比特信息存储。通过采用不同器件结构、衬底材料和混合材料体系,验证了该方法的可行性和通用性,为实现低成本、大面积柔性存储器件的产业化生产提供了重要的策略。(本文来源于《南京邮电大学》期刊2018-11-14）
徐新水[5]（2018）在《基于大容量、高性能有机纳晶的场效应晶体管存储器的研究》一文中研究指出海量的信息计算、存储、传输及应用正成为21世纪信息电子技术发展的鲜明特征。传统硅基存储技术已经达到了7 nm尺寸的技术节点并且即将达到其性能的极限。随着器件物理尺寸的减小,由于量子隧道效应和来自附近存储器单元的串扰导致器件性能降低和处理成本高昂,而可延展有机半导体材料被认为是最有希望媲美无机材料成为一个新的电子产品形式的应用方向。而基于有机非易失性场效应晶体管存储器由于易于与逻辑电路集成、非破坏性读取、可与柔性基底集成等优势对于开发新型存储器成为一种可行的方案。而海量的数据信息处理和存储要求开发大容量、高速、高密度的OFET存储器,科研工作者致力于开发大容量、高性能有机场效应晶体管存储器,但是器件的存储容量和存储稳定性有待提高以满足高速准确寻址。有机小分子半导体材料由于分子明确、结构简单易于提纯、分子导电类型可以定向设计等优点而备受关注。本论文将从以下几个方面开展研究:(1)电荷存储层材料的筛选;(2)存储界面的调控;(3)器件制备工艺的优化。该研究成果对于实现大容量、高性能有机纳晶场效应晶体管存储器提供了一种新的解决方案。主要研究内容如下:1、本文首先筛选出一系列具有优良溶解性和成膜性的侧链基团不同有机小分子材料作为OFET的存储单元,探究侧链基团效应对存储性能的影响。选取绝缘聚合物材PS料进行界面修饰然后蒸镀一层薄薄的小分子材料来筛选出最佳存储材料实现高性能电荷存储。2、其次,为了进一步改善电荷泄露导致的数据存储的稳定性差,我们提出了基于聚合物纳米限域效应经过相分离工艺成功制备出了有机纳米阵列。器件实现大容量、高性能60V的存储窗口,存储维持时间测试10~4 s后开关比(I_(ON)/I_(OFF))保持在10~5,几乎没有电荷泄漏。3、最后,为了实现大容量空穴与电子存储进一步提高存储密度,通过能级理论设计p型与n型半导体材料掺杂作为电荷存储单元的方案,通过研究双组份与叁组分掺杂实现了高性能、大容量的双极性存储。最终实现了114V的存储窗口。(本文来源于《南京邮电大学》期刊2018-11-14）
侯柯君[6]（2018）在《大容量通用FPGA配置存储器设计与实现》一文中研究指出随着国内集成电路产业的快速发展和不断的更迭,集成电路产业作为战略性、基础性和先导性产业发展的核心技术的支撑,产业规模在不断的扩大,集成电路的应用环境也在生产制造、医疗、通信等行业得到了广泛的推广。FPGA(Field Programmable Gate Array)现场可编程门阵列器件由于其在不同的应用环境上具有多种可供用户选择使用的资源,且具有灵活多变的可编程应用特性,该类的器件在众多的领域中应用最为广泛。市场上的FPGA多数都是基于RAM配置连的架构设计的,其设计时将用于储存上电配置数据的单元划分出去,所以在使用FPGA做应用是通常需要配套使用一颗乃至多颗的专用非易失的Flash储存器用于配置FPGA,完成其快速响应的特性。随着应用环境不断的变得复杂,对器件资源和速度的要求不断的提高,FPGA器件的设计规模也在不断的扩大,其需要的配置数据量也不断的增加,使用以往的存储芯片往往需要多颗的迭加才能配套使用,这样在板卡设计时不仅增加了面积,还提高了复杂度。因此针对资源较大的FPGA为其定制较大容量的储存器时显得尤为必要。同时将该大容量的储存器设计为可通用于多种或多系列FPGA的配置器件,且在具有大容量的基础下设计为通用储存器时就能很显着的扩大了该类储存器的应用市场和提高了该类储存器件的发展前景。本课题通过对国内市场需求的分析,结合业界储存器设计框架和设计思路,基于现有的工艺能力水平,通过正向设计实现满足市场需求的存储器芯片片。该课题首先是对实现128Mbits存储器器件的可行性进行分析,通过分析该课题的设计可行性和设计标准,确定最终需要实现的芯片的标准和规范。通过对课题的需求分析,针对课题的研究方向,功能和应用环境的需求,结合国内工艺现状,采用购买工艺方提供内嵌Memory IP,围绕该IP设计电路的方案完成设计实现。通过对课题的设计与实现,瞄准以实现该类FPGA配置芯片自主可控的设计和流片,提出了基于小容量存储上对大容量上储存器的设计方案和储存器的设计框架。基于已经积累的技术基础和成功经验,针对本课题研制中的关键技术都有较充分的研究方案和应对措施,通过本课题的实施,能够建立起正向设计技术平台,在大容量FPGA配置储存器件设计上做到自主可控,实现存储芯片的国产化。(本文来源于《电子科技大学》期刊2018-09-01）
刘洋[7]（2018）在《基于28nm CMOS工艺的大容量片上存储器及存储接口的时序优化设计》一文中研究指出本文基于28nm标准CMOS(Complementary Metal Oxide Semiconductor)工艺,针对MX芯片的叁个关键部件——共享存储体模块、外部存储接口模块、DDR3(Double Data Rate 3 SDRAM)存储接口模块,重点研究了时序优化方法,主要内容包括:由于共享存储体模块存储容量较大,因此该模块会出现布线拥塞,并且存在各种时序问题。该模块总容量为4MB,工作频率为500MHz,总线位宽128位。通过对布局进行优化可以降低时序优化的难度,本文采用手动规划的方式,主要对宏单元的位置和与时序相关的寄存器位置进行了优化。本文通过调整宏单元的位置和方向,使一个BankMemory的面积平均减小了6%,避免了布线通道拥塞,降低了走线难度。通过优化寄存器的位置,减小了reg2reg数据路径的延时。本文通过手动规划时钟树的方式,使得从时钟根节点到存储体的时钟延时平均降低了2.4%,时钟偏差减小了32ps;通过手动调整时钟树布线方式,增大了时钟树主干抗干扰能力,使得到存储体的时钟串扰减小了49ps。针对与存储体相关的时序路径,除了采用借用时钟偏差、替换阈值等常见的时序优化方法外,本文通过优化存储体输出电路逻辑结构,使存储体输出到下一级寄存器数据路径延时平均延时降低了54.7%;通过手动规划寄存器输出到存储体LS端具体路径,使得该数据路径的延时平均减小22.1%。通过优化时钟树结构和与存储体相关的时序路径,最终解决了共享存储体模块布线拥塞问题,实现了该模块的时序收敛。由于外部存储接口模块内部有两个异步时钟,并且该模块与顶层有数据交互,因此该模块内部的跨时钟路径以及与顶层交互的接口有大量时序违反。该模块总线宽度为32位,其包含两个异步时钟,ECLKOUT时钟和CLK时钟,时钟频率分别为100MHz和500MHz。针对该模块接口时序的问题,通过使用tcl脚本,在与顶层交互的接口处添加缓冲器消除了function模式ML_rcworst_125C corner下1243条保持时间违反;针对外部存储接口模块内部跨时钟域的保持时间(hold)违反,通过使用ice、PrimeTime工具,采用替换阈值的方法,最终修复了最差corner下的3870条违反。由于对DDR3内部PHY与IO之间的延时偏差(skew)有要求,因此DDR3内部的时序收敛为工作重点。本文研究的DDR3基于28nm CMOS工艺,支持外扩8GB的存储容量,传输速率为1600Mbps。通过手动规划到PHY的时钟树,基本实现了平衡PHY时钟延迟的要求,同时也降低了平衡PHY与IO间延时的难度。通过设计相应算法,实现快速在数据PHY与对应的IO间等间距、等级数的插入缓冲器,在此基础上使用Innovus工具完成布线,最终使数据PHY与对应的IO间的延时偏差达到设计要求。(本文来源于《西安电子科技大学》期刊2018-04-01）
张楠,张达亿[8]（2018）在《基于DSP与NAND Flash的大容量存储器设计》一文中研究指出针对工程实际应用中大量关键数据需要进行安全快速存储这一问题,选取叁星K9FAG08U0M型NAND Flash与TI生产的TMS320F28335型DSP作为存储介质和控制器,设计了一种基于DSP的大容量存储器。首先针对NAND型Flash的结构和管脚进行分析,设计了DSP和NAND Flash的连接方案,并利用C语言实现了擦除、读和写的功能。设计制作了电路板,进行了数据采集存储实验,并验证了系统结构的可靠性。(本文来源于《工业控制计算机》期刊2018年01期）
杨志勇,董振兴,朱岩,董文涛[9]（2017）在《星载高速大容量存储器文件化坏块管理设计》一文中研究指出为保证星载高速大容量存储器高速稳定的存储速率,需对NAND Flash存储芯片中因单粒子翻转或超过擦除极限而在写入时出现的坏块进行管理。文件化坏块管理采用链表的方式将坏块、分流水级未使用块和分有效载荷数据存储块分别链接成不同的文件,并采用四级流水乒乓缓冲机制快速替换写入失败块。运行于型号任务中的文件化坏块管理,解决了因数据写入出现坏块时的存储速率抖动问题,实现了四倍于单流水级的写入速率对多有效载荷数据分文件进行稳定存储,从而保证了载荷数据的正确性和完整性。(本文来源于《电子技术应用》期刊2017年06期）
杨士宁,张虹,李盛杰,石雪梅,张碚[10]（2017）在《基于大容量FLASH存储器的FPGA重构系统的设计与实现》一文中研究指出随着FPGA在各种工业应用越来越广泛,FPGA重构技术在快速的FPGA自动测试中应用越来越广泛。传统的基于JTAG方式和基于配置芯片的FPGA重构方案由于存储配置时间长,配置芯片成本高等原因越来越满足不了快速的多重配置需求。提出了一种基于大容量FLASH存储器的FPGA重构技术,方案采用FPGA作为主控制器,大容量FLASH芯片用于存储目标FPGA的配置数据,可以实现绝大部分不同型号的FPGA器件的快速多重重构,从而满足FPGA芯片快速自动测试需求,提高了整体程序开发和测试效率,节约了芯片的测试成本。(本文来源于《电子测量技术》期刊2017年02期）
大容量存储器论文开题报告
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
近年来大数据、物联网、人工智能的迅速崛起对数据存储提出了更高的要求,但传统非挥发型存储器如Flash的发展在半导体工艺节点达到22nm时遇到了阻碍,因此学术界和工业界都开始进行新一代存储器的研究。作为新型非挥发型存储器的一员,阻变存储器RRAM因其具有高可靠、转变速度快、单元特征尺寸小、便于叁维集成等优势逐渐成为研究的热点。本文工作围绕64Mb RRAM项目展开,对RRAM的阻变机理、存储单元结构、所需灵敏放大器等方面进行研究,主要内容如下。首先通过对比0T1R、1T1R、1D1R等单元结构特点确定了64Mb RRAM中所使用的单元结构为1T1R类型,根据1T1R单元原理图完成了存储单元版图的设计,随后将存储单元扩展至存储阵列。在64Mb RRAM整体设计上本文采用分割阵列和层次化译码方式,将存储阵列整体分割成4×39个小阵列,每个小阵列包括2048×256个单元,此外每个小阵列还有其对应的参考阵列用于提供参考电阻接入灵敏放大器。其次根据RRAM的读出特性,本文针对性地设计了一款电压型交叉耦合结构的读出灵敏放大器,其前仿结果表明该灵敏放大器可以在25ns内将数据准确读出。在前仿通过基础上完成了灵敏放大器版图的设计,并通过使用叉指结构、对称设计、添加dummy等方法来保证其性能,最终的版图面积为21.08×15.16μm2。随后进行了寄生参数提取和后仿工作,其后仿结果证明该灵敏放大器电路满足RRAM的读出需求。最后针对64Mb RRAM芯片后期的测试环节,根据RRAM的工作时序和测试需求等完成了 64Mb RRAM测试系统的设计,搭建仿真验证平台,编写测试向量和RRAM model模型,并使用modelsim软件对RRAM测试系统进行功能验证。通过分析读、写和不同工作模式的仿真波形得出结论,本文所设计RRAM测试系统可以用于64Mb RRAM芯片后期的测试。
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
大容量存储器论文参考文献
[1].刘笛.大容量存储器高可靠性3D封装技术研究[J].微处理机.2019
[2].孙洪江.大容量阻变存储器关键电路设计及测试系统研究[D].北京交通大学.2019
[3].李远哲,贺海文,万丽,李妍,赵峰.嵌入式系统大容量NANDFlash存储器分区管理设计[J].计算机测量与控制.2019
[4].李雯.大容量有机场效应晶体管非易失性存储器的研究[D].南京邮电大学.2018
[5].徐新水.基于大容量、高性能有机纳晶的场效应晶体管存储器的研究[D].南京邮电大学.2018
[6].侯柯君.大容量通用FPGA配置存储器设计与实现[D].电子科技大学.2018
[7].刘洋.基于28nmCMOS工艺的大容量片上存储器及存储接口的时序优化设计[D].西安电子科技大学.2018
[8].张楠,张达亿.基于DSP与NANDFlash的大容量存储器设计[J].工业控制计算机.2018
[9].杨志勇,董振兴,朱岩,董文涛.星载高速大容量存储器文件化坏块管理设计[J].电子技术应用.2017
[10].杨士宁,张虹,李盛杰,石雪梅,张碚.基于大容量FLASH存储器的FPGA重构系统的设计与实现[J].电子测量技术.2017
论文知识图
