导读:本文包含了高速集成电路论文开题报告文献综述、选题提纲参考文献及外文文献翻译，主要关键词:集成电路,梯形,算法,代数方程,数模转换器,硅谷,振铃。
高速集成电路论文文献综述
查金忠[1]（2019）在《我市集成电路设计产业高速增长》一文中研究指出多屏互动、自主泊车、被动跟车、360环视……这些让汽车“聪明”起来的技术，部分已经成为现实。然而，细心的读者会发现，以“智能化”为卖点的整车企业，往往在美国硅谷设有研发中心，蔚来汽车如此，威马、小鹏汽车如此，南京的拜腾也是如此。这是因为，无论是智能驾驶计(本文来源于《南京日报》期刊2019-07-11）
梁文艳[2]（2019）在《集成电路高速发展 补齐“短板”仍是关键》一文中研究指出作为一个高度国际化产业，集成电路的发展走向格外受到关注。近日，国务院总理李克强主持召开国务院常务会议，部署推进国家级经济技术开发区创新提升，打造改革开放新高地，并决定延续集成电路和软件企业所得税优惠政策，吸引国内外投资更多参与和促进信息产业发展(本文来源于《中国产经新闻》期刊2019-06-22）
贾谦,张瑞,张涛,尹萍[3]（2019）在《高速数字集成电路ATE测试中的信道损耗补偿》一文中研究指出在高速数字集成电路的测试过程中,自动测试机台ATE和测试夹具扮演了非常重要的角色。由ATE脚端界面电路带宽限制和测试夹具损耗所形成的信道损耗对测试结果的准确性有重大影响。在本文中笔者针对两种信道损耗补偿的方法——去嵌和均衡,进行了研究并给出一些应用实例和结果。集成电路测试是整个集成电路生产制造流程中非常重要的一环,对于数据速率高达几十Gbps的高速数(本文来源于《电子世界》期刊2019年03期）
杨东旭[4]（2018）在《专用集成电路技术在高速数据传输系统与科学级CCD成像系统中的研究》一文中研究指出专用集成电路(Application-Specific Integrated Circuit,ASIC)是针对特殊用户或者特定电子系统的需求而专门设计、制造的集成电路,它一般用在普通商业芯片无法满足需求的地方,比如高辐照环境的高能粒子物理实验、空间紧凑的天文成像系统等。在高能粒子物理实验领域,CERN为ATLAS/CMS探测器开发了抗辐照的高速数据收发芯片——低功耗千兆数据收发器(LpGBTX),用来传输前端电子学产生的海量数据。它采用商业65 nm CMOS工艺设计,数据带宽可达10.24 Gb/s,总剂量效益达到200 Mrad.在此高速数据传输芯片中,时序的裕量变得非常紧张,良好的时序关系是数据传输正确的基本保证,为此开展了时序相位高精度调节的研究工作,包括数据相位调整和时钟相位调整。为了保证前端电子学数据能被LpGBTX正确地采样到,研究设计了 Phase-Aligner用来移动数据的相位,使之与时钟对齐;研究设计了 Phase-Shifter,将输入时钟在360°范围内,以48.8 ps的精度调节后输出给前端电子学,做系统间时钟同步用。Phase-Aligner和Phase-Shifter均是基于DLL的原理,延时稳定,且与工艺、电压和温度无关。Phase-Aligner接收160/320/640/1280 Mb/s的数据,四通道。每个通道的延时单元的延时一致,为Tbit/8,最小为97.7 ps,延时链的长度为7Tbit/4。每个延时单元有上电和输出使能,可以灵活的开关。静态模式下,可将不需要的延时单元关闭来降低功耗。后仿真显示,所有输入情况下,延时符合预期,jitter可以忽略,且可节省16.7%-45.6%的功耗。Phase-Shifter接收的时钟频率有40/80/160/320/640/1280MHz六种,后仿真的结果表明输出时钟的jitter均小于5ps,相位调节的INL不超过0.7LSB,DNL低于0.1LSB.在天文成像领域,国内外正在建设口径越来越大的光学望远镜。目前中国科学技术大学和紫金山天文台正在筹建大视场巡天望远镜(Wide Field Survey Telescope,WFST),它的焦面处采用9块CCD290-99拼接成像,因此采用商业的高压180nmBCD(Bipolar-CMOS-DMOS)工艺,来研究和设计CCD驱动和读出ASIC芯片,为WFST的紧凑低功耗CCD成像系统打下基础。其中CCD驱动ASIC给CCD提供高压时钟信号和偏置电压。采用横向扩散MOS管来设计高压运放,输出所需要的高压偏置电压。输出电压可以被高线性度的8-bit电流舵DAC来调节。时钟信号则由Clock Switch来实现,将输入的3.3-VLVCMOS时钟放大到所需要的高电平。时钟的高电平轨由高压偏置运放产生,简化外围供电电路的规模。时钟电路的高电平轨和驱动电流均有8-bit DAC来灵活调节,满足不同CCD的需求。CCD读出ASIC的功能是将CCD输出的信号进行放大、转成差分后实行模拟相关双采样(Correlated-doubleSampling,CDS)操作,然后将积分后的差分信号输出到ADC进行采样。读出电路的运算放大器均是低噪声设计,例如前置放大器的输入等效噪声在100 KHz时只有4.1 nV/(?)Hz论文完成了 CCD驱动和读出ASIC芯片的第一版设计、流片和测试。原型芯片在4 mm × 4 mm的裸片上集成了单通道的读出电路、6通道时钟电路、3通道的偏压电路,以及一些控制和测试电路。基于已有的CCD47-20完成了测试电路板设计及相关测试。测试结果表明时钟电路的高电平范围在8-16 V之间;并行时钟的上升/下降沿在微秒量级,速度不低于100KHz;串行时钟的沿在几十纳米左右,速度不低于1 MHz,能满足大部分CCD的需求。读出电路的每一部分电路均能正常工作,电路噪声在100KHz读出速度下为9.2个电子,达到了设计指标。并在此基础上完成了基于驱动和读出ASIC的CCD控制器原型设计。本文的创新之处主要有以下几点:(1)基于DLL原理进行高精度相位调整ASIC技术的研究,为国际大型实验装置的电子学高速传输芯片的设计做出了贡献。完成了以对称性的低晃动、延时稳定的延时单元为主构成的Phase-Aligner和Phase-Shifter模块,其关键指标jitter低于5ps,INL和DNL分别低于0.7和0.1LSB,且延时不受工艺、温度、电压的影响,速度较上一版提升了4倍。同时也为国内相关技术进行了有益的探索。(2)基于大焦面拼接式CCD相机电子学低功耗高集成度的需求,对科学级CCD的驱动和读出电路ASIC进行了研究和设计。完成了输出电平范围、驱动能力以及偏置电压均可配置、并行时钟速度不低于100KHz以及串行时钟速度不低于1 MHz的驱动ASIC设计。完成了集成前放、模拟CDS,输出低噪声差分信号的读出ASIC设计,读出速度不低于1 M像素/秒。(3)针对驱动和读出ASIC进行了测试系统的研究和设计,成功验证了 ASIC的功能,完成了基于驱动和读出ASIC的科学级CCD控制器原型。驱动和读出ASIC系统大大减小了 CCD控制器的体积,为高集成度低功耗的拼接式CCD控制器的研发打下了良好的基础,进行了有益的探索。(本文来源于《中国科学技术大学》期刊2018-10-07）
黄俊杰,姜淳[5]（2018）在《面向高速集成电路设计分析的高效算法研究》一文中研究指出在当前的大多数电路设计分析中所用的算法是梯形算法。该算法计算速度较快,但会发生振铃现象,导致采用该算法的仿真结果与实际情况存在偏差,特别是对于高速集成电路的情况,该偏差尤其突出。文中采用计算额外参数向量的方法减少振铃现象发生。我们将利用仿真实例来比较原算法和改良算法之间的差异,通过振铃现象、整体截断误差以及计算时间叁个方面进行具体分析,进而验证改良算法的合理性与有效性。(本文来源于《信息技术》期刊2018年05期）
[6]（2018）在《2018功率半导体市场展望:能否像集成电路产业一样高速成长》一文中研究指出1月,华润微宣布将在重庆打造全国最大的功率半导体生产基地;去年年底,士兰微发布公告在厦门建设两条12英寸特色工艺生产线,主要产品为MEMS和功率半导体。两个大型项目将国内功率半导体产业的发展推向高潮。作为半导体产业的一大分支,功率半导体对实现电能的高效产生、传输、转换、存储和控制作用巨大,是实现节能减排、绿色制造的关键。2018年功率半导体市场将如何发展?(本文来源于《半导体信息》期刊2018年01期）
黄俊杰[7]（2018）在《面向高速集成电路设计分析的关键问题研究》一文中研究指出在涉及到高速集成电路设计分析相关问题的时候,常常需要建立精确的微分代数方程,如何准确有效地求解该方程是电路模拟中的一个重要分支。传统分析中,研究者通常使用不同种类的数值分析方法来求解微分代数方程。其中,暂态分析立足于研究微小电压与电流相对于时间的相关函数,这种分析常用于输入信号随时间变化的电路。当应用暂态分析时,由于梯形算法的绝对稳定性以及无数值阻尼特性,它常常被用来求解微分代数方程。然而,在刚性电路中,梯形算法在每个步长会累积较大的误差,导致其运算结果在一定范围内是可接受的,但表现出的振铃现象却尤为突出,常被称为梯形振铃现象。在电路模拟器中,当输入信号快速变化时,算法使用极小的步长来避免梯形振铃现象。然而,如果算法错过了输入信号的一些剧烈波动,那么振铃现象仍然难以解决。本论文提出并采用计算额外参数向量的方法减少振铃现象发生。作者利用仿真实例来比较原算法和改良算法之间的差异,通过振铃现象、整体截断误差以及计算时间叁个方面进行具体分析,进而验证改良梯形算法的合理性与有效性。此外,针对着名集成电路设计分析软件SPICE中所涉及到的局部截断误差算法,作者发现了常数设置上的代码错误,通过理论分析与仿真实例,验证了本论文提出的改良局部截断误差算法精度上的优势。(本文来源于《上海交通大学》期刊2018-01-17）
闫俊松,毛陆虹,谢生[8]（2017）在《应用于高速可见光通信系统的专用集成电路研究（英文）》一文中研究指出提出了1种应用于可见光通信的预加重电路来提高可见光通信系统的带宽.该芯片采用TSMC0.18μm标准CMOS工艺实现,实现了对LED的预加重目的,达到了展宽LED带宽的设计目标.最终通过测试对电路进行了验证,分析波形、-3 d B带宽等实验数据,结果显示,采用预加重电路后,LED的3 d B带宽得到了明显提升,从补偿前的12 MHz在提高到了补偿后的102 MHz,增大了8.5倍.因此,预加重电路可以有效地扩展可见光通信系统的物理带宽.整个芯片面积600×800μm~2,功耗为1.41 mW.(本文来源于《南开大学学报(自然科学版)》期刊2017年06期）
尹湘坤[9]（2017）在《基于硅通孔的高速叁维集成电路关键设计技术研究》一文中研究指出随着光刻技术等半导体工艺技术的不断进步,器件的特征尺寸呈现出等比例缩小的趋势,从而带来集成电路的集成度和性能的快速提升。然而,随着半导体器件的特征尺寸减小到纳米量级,集成电路性价比的提升趋势却逐渐变缓,半导体行业的发展面临着日益严重的挑战;同时,由于技术水平、工艺成本、物理极限、互连延时等多方面因素的制约,一直引领集成电路发展的摩尔定律将面临失效。基于硅通孔(Through-Silicon-Via,TSV)的叁维集成技术采用TSV垂直穿透硅衬底以实现上下层芯片之间短且密的信号互连,兼具工艺兼容好、成本低、寄生参数小等优点,可以实现模拟、射频、逻辑电路等不同功能模块的异构集成,成为业界公认使摩尔定律持续有效的有力保证。本文针对基于硅通孔的高速叁维集成电路(Three-Dimensional Integrated Circuit,3D IC)设计技术进行了系统的研究,所取得的主要成果为:1.提出了减小TSV周围阻止区(Keep-Out Zone,KOZ)的方法。采用有限元分析方法(Finite Element Method,FEM)对比了单壁碳纳米管(Single-Walled Carbon Nanotube,SWCNT)TSV和铜柱型TSV的热应力和热应变特性,分析了该应力对沟道沿不同晶向的NMOS和PMOS晶体管中载流子迁移率的影响,计算了不同情况下的KOZ。结果表明,单壁碳纳米管TSV的热应力和KOZ远小于铜柱TSV,但是仍不可忽略;PMOS沟道沿[100]方向、NMOS沿[110]方向放置可显着减小KOZ,从而减小芯片面积,并提高电路的工作性能。2.提出了环型TSV金属比例的优化方案。在基于环型TSV的3D IC中,随着环型TSV金属比例的增大,芯片温度逐渐降低,但是KOZ却随之增大。本研究分别提出并验证了芯片温度和KOZ的解析模型。基于该模型提出了品质因子(Figure Of Merit,FOM)折衷模型,计算了环型TSV的金属比例最优值,分析了TSV半径、填充材料、插入密度和3D IC堆迭层数对FOM和金属比例最优值的影响。结果表明,以上参数变化时,环型TSV的金属比例取0.3可实现叁维芯片温度和KOZ的最佳折衷。3.提出了减小TSV在硅衬底中引入的噪声的方法。通过在TSV周围加入一层接地p+重掺杂屏蔽层来降低噪声,对比了加入p+层前后TSV在传输高频噪声时在硅衬底中引入的瞬态噪声幅值,以及衬底噪声对MOS晶体管阈值电压、饱和电流的影响。结果表明,本方法将衬底噪声幅值减小了91.8%,TSV到周围衬底的传输参数减小了16~43dB,对邻近NMOS晶体管阈值电压及饱和电流的干扰降低到可忽略。4.提出了基于TSV的叁维螺旋电感器的电感解析模型。采用环路电感和局部电感的理论,提出了基于TSV的叁维螺旋电感器的电感解析模型,将模型结果与Q3D软件提取结果以及测试结果进行了对比验证,证明了该模型的准确性。本模型具有显性表达式,可用于准确估算如圈数、TSV高度、TSV行间距、TSV列间距等各种设计参数对电感值的影响。与其它方法相比,该模型具有精度高、仿真速度快、处理效率高、以及方便进行直观的参数分析等优点。5.提出了基于TSV的射频/微波集成电路的设计方案。研究了TSV在射频/微波频段的工作性能及寄生参数,建立了等效电路模型及叁维有限元模型并进行了验证;在此基础上,提出了一种基于TSV的叁维集总结构的射频低通滤波器及其等效电路模型,采用SPICE和HFSS有限元方法进行了仿真验证。(本文来源于《西安电子科技大学》期刊2017-04-01）
孙楚洋[10]（2016）在《8位高速DAC集成电路设计》一文中研究指出随着应用于视频领域和超宽带通信设备中的高速中等精度数据转换器需求量的急剧增加,采样频率超过GHz的数模转换器(DAC)受到越来越多的关注。然而,高速高性能DAC的研发充满了困难和挑战,是下一代通信技术和高清视频发展过程中必须解决的难题之一。因此,高速DAC的研究和设计具有广阔的市场前景和理论价值。论文采用BICOMS0.13μm工艺设计了一款8位高速电流舵DAC,其最高时钟速率可达6GSPS。输入码元先由数字部分处理,经过译码、同步、整形后驱动差分对电流开关,控制输出电流的流向。模拟电路负责提供各路稳定、匹配的权值电流,电流经开关控制后在输出电阻上产生差分的输出电压。此外,为了给电流源阵列提供精确、稳定的偏置,模拟部分还包括带隙电路、电压转电流电路以及低位电流源偏置电路的设计。在数字部分中,为了在译码电路的复杂度和电流源阵列的匹配性要求之间折衷,DAC的分段比设置为5：8,即5位高位译码,3位低位译码。其中高5位二进制到温度计译码使用行列译码方式。为了减少低位译码与高位译码的延时,同时尽量降低DNL误差和毛刺,低3位码也采用二进制到温度计译码。在信号经过译码后,后级电路包括同步锁存电路,驱动电路以及波形整形电路。除了电路原理方面的设计,高速DAC的性能受到版图设计的制约。本文采用精简的布局结构,缩减走线长度,使高速信号以及各路之间的延时最小。时钟信号以及输出信号都采用树形走线,以实现高速下的延时相等。对需要匹配的单元采用四方交叉、共心对称等技术保证良好的匹配性。在具体模块的电路设计中,本文对行列译码器的级间驱动电路与开关驱动波形整形电路进行了优化。5位行列译码器可分为2位行译码与3位列译码,其中每路行译码输出要驱动后级16个逻辑选择单元,需要4级树形走线,连线密度和对驱动能力的要求都很大。采用分布式驱动电路可以通过合理利用版图面积,增加冗余译码电路,减轻级间驱动电路压力并有效降低区域连线密度,减小串扰。此外,本设计针对电流开关驱动电路做了优化,使其除了满足传统的高交叉点、低摆幅要求,还在驱动波形下降沿窗口对其进行补偿,使波形的下降沿变得更加陡峭,从而改善了电路的高频性能。在6GSPs时钟速率,2.96GHz输出信号带宽下,仿真结果显示,优化后的电路比优化前的电路SFDR高34dB。后仿结果表明,设计的8位转换器最高可工作于6GSPs采样速率。DAC在整个奈奎斯特带宽内均可正常工作,DNL和INL可分别被控制在0.5LSB和0.4LSB范围内。在4GSPs时钟速率,1.98GHz输出信号带宽下,SFDR为53dB,功耗小于63mW。在6GSPs时钟速率,2.96GHz输出信号带宽下,SFDR为33dB,功耗小于96mW。(本文来源于《东南大学》期刊2016-03-05）
高速集成电路论文开题报告
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
作为一个高度国际化产业，集成电路的发展走向格外受到关注。近日，国务院总理李克强主持召开国务院常务会议，部署推进国家级经济技术开发区创新提升，打造改革开放新高地，并决定延续集成电路和软件企业所得税优惠政策，吸引国内外投资更多参与和促进信息产业发展
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
高速集成电路论文参考文献
[1].查金忠.我市集成电路设计产业高速增长[N].南京日报.2019
[2].梁文艳.集成电路高速发展补齐“短板”仍是关键[N].中国产经新闻.2019
[3].贾谦,张瑞,张涛,尹萍.高速数字集成电路ATE测试中的信道损耗补偿[J].电子世界.2019
[4].杨东旭.专用集成电路技术在高速数据传输系统与科学级CCD成像系统中的研究[D].中国科学技术大学.2018
[5].黄俊杰,姜淳.面向高速集成电路设计分析的高效算法研究[J].信息技术.2018
[6]..2018功率半导体市场展望:能否像集成电路产业一样高速成长[J].半导体信息.2018
[7].黄俊杰.面向高速集成电路设计分析的关键问题研究[D].上海交通大学.2018
[8].闫俊松,毛陆虹,谢生.应用于高速可见光通信系统的专用集成电路研究（英文）[J].南开大学学报(自然科学版).2017
[9].尹湘坤.基于硅通孔的高速叁维集成电路关键设计技术研究[D].西安电子科技大学.2017
[10].孙楚洋.8位高速DAC集成电路设计[D].东南大学.2016
论文知识图
![文献[89]的天线结构图1.2.23文献[...](http://image.cnki.net/GetImage.ashx?id=1013114241.nh0016&suffix=.jpg)
