导读:本文包含了高速缓冲存储器论文开题报告文献综述、选题提纲参考文献及外文文献翻译，主要关键词:缓冲存储器,命中率,内存储器,主存,大小,存储器,缩放。
高速缓冲存储器论文文献综述
王承业[1]（2013）在《微机中的高速缓冲存储器Cache》一文中研究指出目前计算机系统中的内存主要为集成度高、价格低的动态随机存储器,但由于其存储单元依赖于电容的充电电荷来存储信息,为了保持储存数据的正确必须反复对储存单元进行充电,所以存取速度难以提高,在半导体存储器中,双极型静态RAM的存取速度可与CPU速度处于同一数量级,但这种RAM价格较贵,功耗大,集成度低,要达到与动态RAM相同的容量时,其体积就比较大,也就不可能将存储器都采用静态RAM。因此使用分级处理的方法来解决速度和容量的冲突,即在主存和CPU之间使用一个速度极快但容量相对小的缓存(Cache)。(本文来源于《电子制作》期刊2013年06期）
张建民,张峻,夏军,庞征斌,徐炜遐[2]（2013）在《一种高速缓冲存储器的可综合伪随机功能验证方法》一文中研究指出针对微处理器的高速缓冲存储器(Cache),提出了一种可综合的伪随机功能验证方法,对其在实际芯片中的性能进行测试,并与常见的基于软件模拟的随机功能验证方法进行了对比.结果表明,与基于软件模拟的伪随机功能验证方法相比,所提出的可综合伪随机验证方法的处理速度快约3个数量级,并且能够发现更多的功能错误.(本文来源于《上海交通大学学报》期刊2013年01期）
席红旗[3]（2012）在《计算机高速缓冲存储器(Cache)命中率的分析》一文中研究指出从Cache的容量、空间逻辑组织结构的组大小、块大小、数据的替换算法和写入Cache的数据地址流对Cache命中率的影响进行分析,选择合适的参数可提高Cache的命中率,有效地提高计算机的运算速度.(本文来源于《河南教育学院学报(自然科学版)》期刊2012年03期）
夏琴香,周思聪,王石子,秦学锋[4]（2009）在《高速大容量FIFO缓冲存储器设计》一文中研究指出为满足凹印制版设备嵌入式系统中大规模图像数据高速处理、传输和存储的需求,提出了一种新的集成FIFO结构缓冲存储器的设计方案。首先简要介绍了FIFO存储器的发展现状以及在设备嵌入式系统中的重要作用;然后对采用CPLD和SRAM集成FIFO存储器的方法进行了重点分析,其中包括系统硬件结构设计和基于VHDL语言的系统软件模块设计;最后利用quartusⅡ8.0硬件仿真工具进行FIFO的读写时序仿真和性能测试。实验结果表明,所设计的集成FIFO存储器传输速度高、存储容量大,具有较高的灵活性和可重构性。(本文来源于《微计算机信息》期刊2009年35期）
陈淑玉[5]（2009）在《低功耗高速片上缓冲存储器（Cache）设计》一文中研究指出本文的主要工作是设计应用于32位嵌入式微处理器的低功耗高速数据和指令片上缓冲存储器(Cache)。本文分析了集成电路的飞速发展对低功耗处理器的要求和片上高速缓存器在SOC系统中的重要作用及其占的大额功耗比例的现状,提出低功耗高速Cache设计的必要性和可行性。最后根据两块Cache的不同功能要求,设计了低功耗与高速的数据和指令Cache。本文从Cache的总体结构着手,针对指令Cache对数据延迟的容忍性强于数据Cache的特点,提出了两相Tag比较结构,降低了指令Cache的功耗,提高了工作速度。同时采用动态电压控制优化了SRAM单元的存储性能,提高了数据的稳定性和可写性。具体的电路设计包含数字部分和全定制部分。数字外围电路的主要作用是提高命中率和降低失效惩罚,本文采用了综合型LFU替换算法提高命中率,另外采用FB优先预取技术和两级写缓存技术减小了失效时读写数据的等待时间。最后用处理器行为模型对Cache行为级模型进行了FPGA仿真验证。Cache全定制设计的主要目标是降低命中时的功耗和访存时间,提高数据的稳定性。本文在现有的Cache低功耗设计方法基础上结合最新的SRAM电路低功耗设计技术,从读操作和写操作两个方向分别采用间歇式预充电技术和电荷循环技术降低读写功耗。对SRAM的读操作提出了间歇式的预充电方案,经过验证,在连续读操作时可以大幅降低SRAM的读功耗。同时成功将电荷循环写策略应用于本文的Cache中,实现了低功耗的Cache写操作。另外采用电压分列控制、浮动电压写、电压反偏等电压控制技术实现了低功耗和高稳定性的Cache读写操作。针对高速电路设计,作者对Cache的一些关键电路如译码驱动电路、自定时电路等结构进行了改进设计,并且采用了适合本文应用的灵敏放大器,减小了Cache的关键路径,进一步提高Cache的工作频率。最后,在SMIC0.18μm CMOS工艺下,对本文设计的32位RISC微处理器的8KB四路组相联的指令Cache模块和数据Cache模块进行电路仿真,并将仿真结果与已有的的组相联Cache进行了功耗比较。(本文来源于《复旦大学》期刊2009-05-15）
王钰[6]（2009）在《多机可缩放性高速缓冲存储器一致性协议分析》一文中研究指出分析了可缩放共享存储器多机系统Cache一致性协议的软硬件解决方案。集中式控制方法只适应于规模适中的多机系统,这是因为数据块共享信息存放在系统存储器中,成为性能提高的瓶颈;分布式控制方法允许系统拥有多个存储器控制部件,适合于大规模的多机系统。基于软件的Cache一致性技术建立在对源程序的预处理基础上,基本不需要或只需要很少的额外硬件。处理机数量的变化并不改变源程序的属性,编译程序的分析结果适用于任何规模的多处理机系统,具有很强的可缩放性。(本文来源于《计算机技术与发展》期刊2009年02期）
杨春岭[7]（2008）在《高速缓冲存储器的功能原理探讨》一文中研究指出随着半导体工业的不断发展,微型计算机生产的大规模化和一些计算机技术在微型计算机中的普遍采用,使微型计算机系统的性能价格比成倍的增长。高档微型计算机CPU的问世,大大提高了微型计算机的运算速度,其中,高速缓冲存储器(Cache)即是推动微型计算机发展的计算机技术之一。一、高速缓冲存储器设计思想的产生当高速的CPU和低速的存储器或外部设备交换信息时,由于速度不相匹(本文来源于《河南农业》期刊2008年04期）
王珏[8]（2006）在《计算机高速缓冲存储器体系结构分析》一文中研究指出通过对片外和片内高速缓冲存储器体系结构的总结与评价,着重分析了片内Cache与处理器核心部件、外部存储器之间的连接关系,并通过对于普林斯顿结构和哈佛结构的优缺点的讨论和分析可知,片内两级Cache结构中,一级Cache适用于哈佛结构,这样使得最接近处理器操作部件的Cache分开,消除数据引用和指令引用的冲突,远离操作部件的二级Cache则采用普林斯顿结构,可以动态调节指令和数据在其中的分配比例。这种综合的两级Cache体系结构,兼容了哈佛结构和普林斯顿结构的优势,弥补了二者的缺陷,充分发挥片内Cache的作用。(本文来源于《航空计算技术》期刊2006年03期）
郭晓伟[9]（2006）在《内存加速的利器——高速缓冲存储器》一文中研究指出在计算机硬件中主存占有举足轻重的位置,因为它是计算机系统中的记忆中心,是 CPU 与外设进行信息交流的中转站。但随着 CPU 与主存速度差距的加大,主存已成为限制计算机整机速度的瓶颈,为了弥补主存速度的不足,在 CPU 和主存之间设置一级容量不大而速度很高的高速缓冲存储器,借肋于辅助硬件把高速缓冲与主存构成一个整体,而 Cache 的功能完全由硬件实现,这样 CPU 就可以直接访问高速的 Cache,从而大大加速 CPU 执行指令的速度。(本文来源于《科技资讯》期刊2006年12期）
武杨[10]（2006）在《高速缓冲存储器Cache设计的关键技术分析》一文中研究指出高速缓冲存储器(Cache)技术是现代处理器设计中的核心技术之一。本文详细讨论了Cache设计中的重要内容,包括Cache设计的基本问题,Cache性能分析,Cache失效原因的分析以及Cache设计中一些折衷的考虑。(本文来源于《中国科技信息》期刊2006年07期）
高速缓冲存储器论文开题报告
（1）论文研究背景及目的
此处内容要求：
首先简单简介论文所研究问题的基本概念和背景，再而简单明了地指出论文所要研究解决的具体问题，并提出你的论文准备的观点或解决方法。
写法范例：
针对微处理器的高速缓冲存储器(Cache),提出了一种可综合的伪随机功能验证方法,对其在实际芯片中的性能进行测试,并与常见的基于软件模拟的随机功能验证方法进行了对比.结果表明,与基于软件模拟的伪随机功能验证方法相比,所提出的可综合伪随机验证方法的处理速度快约3个数量级,并且能够发现更多的功能错误.
（2）本文研究方法
调查法：该方法是有目的、有系统的搜集有关研究对象的具体信息。
观察法：用自己的感官和辅助工具直接观察研究对象从而得到有关信息。
实验法：通过主支变革、控制研究对象来发现与确认事物间的因果关系。
文献研究法：通过调查文献来获得资料，从而全面的、正确的了解掌握研究方法。
实证研究法：依据现有的科学理论和实践的需要提出设计。
定性分析法：对研究对象进行“质”的方面的研究，这个方法需要计算的数据较少。
定量分析法：通过具体的数字，使人们对研究对象的认识进一步精确化。
跨学科研究法：运用多学科的理论、方法和成果从整体上对某一课题进行研究。
功能分析法：这是社会科学用来分析社会现象的一种方法，从某一功能出发研究多个方面的影响。
模拟法：通过创设一个与原型相似的模型来间接研究原型某种特性的一种形容方法。
高速缓冲存储器论文参考文献
[1].王承业.微机中的高速缓冲存储器Cache[J].电子制作.2013
[2].张建民,张峻,夏军,庞征斌,徐炜遐.一种高速缓冲存储器的可综合伪随机功能验证方法[J].上海交通大学学报.2013
[3].席红旗.计算机高速缓冲存储器(Cache)命中率的分析[J].河南教育学院学报(自然科学版).2012
[4].夏琴香,周思聪,王石子,秦学锋.高速大容量FIFO缓冲存储器设计[J].微计算机信息.2009
[5].陈淑玉.低功耗高速片上缓冲存储器（Cache）设计[D].复旦大学.2009
[6].王钰.多机可缩放性高速缓冲存储器一致性协议分析[J].计算机技术与发展.2009
[7].杨春岭.高速缓冲存储器的功能原理探讨[J].河南农业.2008
[8].王珏.计算机高速缓冲存储器体系结构分析[J].航空计算技术.2006
[9].郭晓伟.内存加速的利器——高速缓冲存储器[J].科技资讯.2006
[10].武杨.高速缓冲存储器Cache设计的关键技术分析[J].中国科技信息.2006
论文知识图
![高速缓冲存储器(CACHE)[2]](http://image.cnki.net/GetImage.ashx?id=GDHS2001030120003&suffix=.jpg)
